JPS5848939B2 - エラ−訂正処理装置 - Google Patents
エラ−訂正処理装置Info
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- JPS5848939B2 JPS5848939B2 JP52155952A JP15595277A JPS5848939B2 JP S5848939 B2 JPS5848939 B2 JP S5848939B2 JP 52155952 A JP52155952 A JP 52155952A JP 15595277 A JP15595277 A JP 15595277A JP S5848939 B2 JPS5848939 B2 JP S5848939B2
- Authority
- JP
- Japan
- Prior art keywords
- matrix
- error correction
- circuit
- error
- test
- Prior art date
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- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、エラー訂正処理装置、特に（ｋ，ｌ）型の検
査マトリクスを用いて、ｂビット・１バースト・ブロッ
ク・エラー訂正／２バースト・フロック・エラー検出を
行なうエラー訂正処理装置において、同一構成の単位検
査回路を並列的に構成できるようにしてＩＣ化を容易に
したエラー訂正処理装置に関するものである。
査マトリクスを用いて、ｂビット・１バースト・ブロッ
ク・エラー訂正／２バースト・フロック・エラー検出を
行なうエラー訂正処理装置において、同一構成の単位検
査回路を並列的に構成できるようにしてＩＣ化を容易に
したエラー訂正処理装置に関するものである。
大容量の記憶装置においては信頼性を向上せしめるため
にエラー訂正／検出コードが広く採用されている。
にエラー訂正／検出コードが広く採用されている。
しかし、一般に１ビット・エラー訂正／２ビット・エラ
ー検出コードが多く用いられているに過ぎない。
ー検出コードが多く用いられているに過ぎない。
このために、複数ビット分を１個のメモリ素子上に格納
して１ブロック情報とし、このようなメモリ素子複数個
から読出される複数個のブロック情報を用いて１ワード
を構威せしめる如き場合を考えると、１つのメモリ素子
に障害が発生すると１ブロック全体の情報に障害を生じ
、エラー訂正が不能となってしまう。
して１ブロック情報とし、このようなメモリ素子複数個
から読出される複数個のブロック情報を用いて１ワード
を構威せしめる如き場合を考えると、１つのメモリ素子
に障害が発生すると１ブロック全体の情報に障害を生じ
、エラー訂正が不能となってしまう。
このことを考慮して１ブロックｂビット内のどのような
エラーでも訂正可能とし、かつ２ブロック内のどのよう
なエラーでも検出可能にするために各種の提案例えば特
願昭５１−３９９０４（以下単に従来の発明という）が
なされてきた。
エラーでも訂正可能とし、かつ２ブロック内のどのよう
なエラーでも検出可能にするために各種の提案例えば特
願昭５１−３９９０４（以下単に従来の発明という）が
なされてきた。
上記従来の発明の場合、ｂビット・１バースト・ブロッ
ク・エラー訂正／２バースト・ブロック゜エラー検出機
能をもつものであるが、エラー訂正処理装置としてのハ
ードウエア回路構成を得るに当って１つの問題が生ずる
。
ク・エラー訂正／２バースト・ブロック゜エラー検出機
能をもつものであるが、エラー訂正処理装置としてのハ
ードウエア回路構成を得るに当って１つの問題が生ずる
。
即ち、回路をＩＣ化するに当っては、回路構成を複数個
の回路単位に分割することが望まれるが、上記従来の発
明の場合図面を参照して後述する如《、必らずしも十分
ではない。
の回路単位に分割することが望まれるが、上記従来の発
明の場合図面を参照して後述する如《、必らずしも十分
ではない。
本発明は上記の点を解決することを目的としており、本
発明のエラー訂正処理装置は、（ｋ， ｌ）型の検査
マトリクスを用いて、ｂビット・１バースト・ブロック
・エラー訂正／２バースト・ブロック・エラー検出を行
なうエラー訂正処理装置において、上記検査マトリクス
として予め定められた基になる（ｍ、■）型の小マトリ
クスを該小マトリクスの１つの横行全体を縦列位置上で
入れ換えることにより組合わせて構成した検査マトリク
スを用いると共に、上記（ｍ，ｌ）型の小マトリクスに
対してデータ列を作用せしめる同一構成の単位検査回路
を複数個並列的に構成した検査ビット発生回路部をもう
け、該検査ビット発生回路部は上記各単位検査回路から
抽出された出力を所定の検査ビット順に再配夕１ルて検
査ビットを得るようにしたことを特徴としている。
発明のエラー訂正処理装置は、（ｋ， ｌ）型の検査
マトリクスを用いて、ｂビット・１バースト・ブロック
・エラー訂正／２バースト・ブロック・エラー検出を行
なうエラー訂正処理装置において、上記検査マトリクス
として予め定められた基になる（ｍ、■）型の小マトリ
クスを該小マトリクスの１つの横行全体を縦列位置上で
入れ換えることにより組合わせて構成した検査マトリク
スを用いると共に、上記（ｍ，ｌ）型の小マトリクスに
対してデータ列を作用せしめる同一構成の単位検査回路
を複数個並列的に構成した検査ビット発生回路部をもう
け、該検査ビット発生回路部は上記各単位検査回路から
抽出された出力を所定の検査ビット順に再配夕１ルて検
査ビットを得るようにしたことを特徴としている。
以下図面を参照しつつ説明する。
第１図および第２図は従来の発明において提案されてい
る検査マトリクスの一例、第３図は本発明に用いる一実
施例検査マトリクスとその構成とを説明する説明図、第
４図は他の一実施例検査マトリクス、，第５図は本発明
のエラー訂正処理装置の一実施例全体構成、第６図およ
び第７図は夫々従来の発明に用いる検査マ｝ ＩＪクス
を採用した場合における検査ビット発生回路部の一例、
第８図は本発明に用いる検査ビット発生回路部の一実施
例、第９図は本発明に用いる検査ビット解析部とエラー
訂正回路部との一実施例、第１０図ａないしｅは第８図
に示す単位検査回路の一実施例構成、第１１図ａないし
ｄは第９図に示す検査ビット解析部の一実施例構成、第
１２図は第９図に示すエラー訂正回路部の一実施例構成
、第１３図は第３図に示す検査マトリクスを用いた場合
におけるエラー状態判定を説明する説明図を示す。
る検査マトリクスの一例、第３図は本発明に用いる一実
施例検査マトリクスとその構成とを説明する説明図、第
４図は他の一実施例検査マトリクス、，第５図は本発明
のエラー訂正処理装置の一実施例全体構成、第６図およ
び第７図は夫々従来の発明に用いる検査マ｝ ＩＪクス
を採用した場合における検査ビット発生回路部の一例、
第８図は本発明に用いる検査ビット発生回路部の一実施
例、第９図は本発明に用いる検査ビット解析部とエラー
訂正回路部との一実施例、第１０図ａないしｅは第８図
に示す単位検査回路の一実施例構成、第１１図ａないし
ｄは第９図に示す検査ビット解析部の一実施例構成、第
１２図は第９図に示すエラー訂正回路部の一実施例構成
、第１３図は第３図に示す検査マトリクスを用いた場合
におけるエラー状態判定を説明する説明図を示す。
上記従来の発明においても開示される如く、ｂビット・
１バースト・ブロック・エラー訂正／２バースト・ブロ
ック・エラー検出のために、第１図または第２図に示す
如き検査マトリクスが提案されている。
１バースト・ブロック・エラー訂正／２バースト・ブロ
ック・エラー検出のために、第１図または第２図に示す
如き検査マトリクスが提案されている。
該検査マトリクスは，（ｋ，ｌ）型の検査マトリクスと
して考えるときｋ＝４Ｘ４、１＝４Ｘ１６であり、いわ
ば（１６、６４）型の検査マトリクスである。
して考えるときｋ＝４Ｘ４、１＝４Ｘ１６であり、いわ
ば（１６、６４）型の検査マトリクスである。
そして該検査マトリクスは右端のチェック・マトリクス
部分を除いて左右対称形（但し縦列位置の交換を除いて
）である。
部分を除いて左右対称形（但し縦列位置の交換を除いて
）である。
しかし、該検査マトリクスを用いてエラー訂正処理回路
を構成する場合、第６図および第７図を参照して後述す
る如く回路構成の分割に当って必らずしも十分ではない
。
を構成する場合、第６図および第７図を参照して後述す
る如く回路構成の分割に当って必らずしも十分ではない
。
このため、本発明の場合第３図図示最上段に示す如き検
査マトリクス１を用いるようにする。
査マトリクス１を用いるようにする。
該検査マトリクスは、（１６、６４）型の検査マトリク
スを示している。
スを示している。
該検査マトリクス１は、（８、６４）型の小マトリクス
２を基にし、該小マトリクス２と該小マトリクス２を左
右交換した交換小マトリクス３との各横行全体を１組と
して、組合わせて構成するようにしている。
２を基にし、該小マトリクス２と該小マトリクス２を左
右交換した交換小マトリクス３との各横行全体を１組と
して、組合わせて構成するようにしている。
即ち、図示矢印の如く、小マトリクス２の第１横行全体
を検査−ｖトリクス１の第１横行に、小マトリクス２の
第２横行全体を検査マトリクス１の第３横行に、小マト
リクス３の第１横行全体を検査マトリクス１の第２横行
に、小マトリクス３の第２横行全体を検査マトリクス１
の第４横行に置くようにして構成されている。
を検査−ｖトリクス１の第１横行に、小マトリクス２の
第２横行全体を検査マトリクス１の第３横行に、小マト
リクス３の第１横行全体を検査マトリクス１の第２横行
に、小マトリクス３の第２横行全体を検査マトリクス１
の第４横行に置くようにして構成されている。
このような検査マトリクスを用いるとき、第８図を参照
して後述する如《、上記小マトリクス２に対応するよう
に構或された単位検査回路を１種類用意するだけで、該
単位検査回路を並列的に組合わせて所望の検査ビット発
生回路部を構成することが可能となり、しかも余分な附
加回路を必要としないものとすることができる。
して後述する如《、上記小マトリクス２に対応するよう
に構或された単位検査回路を１種類用意するだけで、該
単位検査回路を並列的に組合わせて所望の検査ビット発
生回路部を構成することが可能となり、しかも余分な附
加回路を必要としないものとすることができる。
第４図は本発明に用いる検査マトリクスの他の一実施例
を示している。
を示している。
図示検査マトリクス１′は、（３２、１２８）型の検査
マトリクスであり、（８、１２８）型の小マトリクス２
′を基にして第３図に示す手法と同様な手法によって作
成されたものである。
マトリクスであり、（８、１２８）型の小マトリクス２
′を基にして第３図に示す手法と同様な手法によって作
成されたものである。
この検査マトリクスを用いる場合にも、小マトリクス２
′に対応するよう構成された単位検査回路を１種類用意
するだけで、該単位検査回路を並列的に組合わせて所望
の検査ビット発生回路部を構戒することが可能となる。
′に対応するよう構成された単位検査回路を１種類用意
するだけで、該単位検査回路を並列的に組合わせて所望
の検査ビット発生回路部を構戒することが可能となる。
第５図は本発明のエラー訂正処理装置の一実施例全体構
成を示す。
成を示す。
図中４はデータ記録部回路、５は検査ビット発生回路部
、６はデータ再生部回路、７は検査ビット解析部、８は
エラー訂正回路部を表わしている。
、６はデータ再生部回路、７は検査ビット解析部、８は
エラー訂正回路部を表わしている。
例えば主記憶装置（図示せず）に対して、（６４、■）
型のマトリクスで表わされる書込みデータ（即ち６４ビ
ットのデータ）が供給された場合、データ記録部回路４
における検査ビット発生回路５において、上記書込みデ
ータと上記第３図図示の検査マトリクス１との乗算処理
が行なわれ、エラー訂正コードｅがつくられる。
型のマトリクスで表わされる書込みデータ（即ち６４ビ
ットのデータ）が供給された場合、データ記録部回路４
における検査ビット発生回路５において、上記書込みデ
ータと上記第３図図示の検査マトリクス１との乗算処理
が行なわれ、エラー訂正コードｅがつくられる。
そして上記書込みデータ■に対して上記コードＰが附加
されて主記憶装置に格納される。
されて主記憶装置に格納される。
該主記憶装置から再生されるデータはデータ部Ｖｒとコ
ード部Ｖγとに区分され、上記データ部Ｖγがデータ再
生部回路６における検査ビット発生回路５において上記
検査マトリクス１と作用され、エラー訂正コードＰ′が
つくられる。
ード部Ｖγとに区分され、上記データ部Ｖγがデータ再
生部回路６における検査ビット発生回路５において上記
検査マトリクス１と作用され、エラー訂正コードＰ′が
つくられる。
そして、両コードＰγとＰ′とが検査ビット解析部７に
入力され、該解析部Ｔにおいて公知の如くシンドローム
＄がつくられてエラー訂正回路部８に供給されると共に
エラー・ステータスを発生する。
入力され、該解析部Ｔにおいて公知の如くシンドローム
＄がつくられてエラー訂正回路部８に供給されると共に
エラー・ステータスを発生する。
エラー訂正処理装置は上述の如き構成をそなえている（
従来の装置も同様である）力入第１図および第２図図示
の如き検査マトリクスを用いた検査ビット発生回路部５
を構成するに当って次の如き問題が生ずる。
従来の装置も同様である）力入第１図および第２図図示
の如き検査マトリクスを用いた検査ビット発生回路部５
を構成するに当って次の如き問題が生ずる。
即ち検査ビット発生回路部５をＩＣ化するに当って回路
構戒を複数個の単位検査回路によって分割する必要が生
ずることがある。
構戒を複数個の単位検査回路によって分割する必要が生
ずることがある。
この場合、第１図および第２図図示の如き検査マトリク
スを用いると、第６図図示の構成あるいは第７図図示の
構成となる。
スを用いると、第６図図示の構成あるいは第７図図示の
構成となる。
図中の符号９，１１は夫々単位検査回路、１０は附加回
路を表わしている。
路を表わしている。
即ち、第６図図示の場合、単位回路９を用いる並列処理
が可能であるが、附加回路１０が余分に必要となる。
が可能であるが、附加回路１０が余分に必要となる。
また第７図図示の場合、初段の単位回路１１からの出力
を利用して次段の単位回路１１が出力を得る形となり、
処理のための遅延が大きくなる。
を利用して次段の単位回路１１が出力を得る形となり、
処理のための遅延が大きくなる。
これらのこと＋３第１図および第２図図示の検査マトリ
クスにおいて第３図図示の如き関係が保たれてないこと
に起因していると考えてよい。
クスにおいて第３図図示の如き関係が保たれてないこと
に起因していると考えてよい。
第８図は本発明に用いる検査ビット発生回路部の一実施
例を示し、図中の符号４，５は第５図に対応し、１ ２
−０ ， １ ２−１は夫々単位検査回路を示す。
例を示し、図中の符号４，５は第５図に対応し、１ ２
−０ ， １ ２−１は夫々単位検査回路を示す。
またＰ１は第３図図示マトリクス１の第１横行に対して
データを作用せしめたエラー訂正コード・ビット列｛Ｃ
Ｂｏ，ＣＢ１，ＣＢ２，ＣＢ３｝に対応するもの、Ｐ２
は同じくマトリクス１の第２横行に対してデータを作用
せしめたビット列｛ＣＢ４，ＣＢ５，ＣＢ６，ＣＢ７｝
に対応するもの、Ｐ３は同じ＜ヒット列｛ＣＢａｔ Ｃ
Ｂ９ ，ＣＢ１ｏ ，ＣＢＩ１｝に対応するもの、Ｐ４
は同じくビット列｛ＣＢ１２，ＣＢ１３，ＣＢ１４，Ｃ
Ｂ１５｝に対するものを表わしている。
データを作用せしめたエラー訂正コード・ビット列｛Ｃ
Ｂｏ，ＣＢ１，ＣＢ２，ＣＢ３｝に対応するもの、Ｐ２
は同じくマトリクス１の第２横行に対してデータを作用
せしめたビット列｛ＣＢ４，ＣＢ５，ＣＢ６，ＣＢ７｝
に対応するもの、Ｐ３は同じ＜ヒット列｛ＣＢａｔ Ｃ
Ｂ９ ，ＣＢ１ｏ ，ＣＢＩ１｝に対応するもの、Ｐ４
は同じくビット列｛ＣＢ１２，ＣＢ１３，ＣＢ１４，Ｃ
Ｂ１５｝に対するものを表わしている。
入力される書込みデータを６４ビットよりなるデータ（
Ｄｏ ｔ Ｄｔ・・・・・・Ｄ６３｝であるとすると
き、単位検査回路１２−０に対しては上記データ（ Ｄ
ｏ ，ＤＩ ，””・・，Ｄ３１ ，Ｄ３２ ，”−・
Ｄｏｓ ）がそのまま入力され、コードＰ１，Ｐ３を発
生する。
Ｄｏ ｔ Ｄｔ・・・・・・Ｄ６３｝であるとすると
き、単位検査回路１２−０に対しては上記データ（ Ｄ
ｏ ，ＤＩ ，””・・，Ｄ３１ ，Ｄ３２ ，”−・
Ｄｏｓ ）がそのまま入力され、コードＰ１，Ｐ３を発
生する。
これに対して、上記検査マトリクス１において小マトリ
クス２と小マトリクス３とが左右交換されていることか
ら、単位検査回路１２−１に対しては前後反転されたデ
ータ［Ｄ３２ ２ Ｄ３３ ７・・・・・・Ｄ６３，Ｄ
ｏ ，ＤＩ ，”””Ｄ３１ ｝が入力され、コードＰ
２，Ｐ４を発生する。
クス２と小マトリクス３とが左右交換されていることか
ら、単位検査回路１２−１に対しては前後反転されたデ
ータ［Ｄ３２ ２ Ｄ３３ ７・・・・・・Ｄ６３，Ｄ
ｏ ，ＤＩ ，”””Ｄ３１ ｝が入力され、コードＰ
２，Ｐ４を発生する。
そして本来得られるべきコード順Ｐ１ ，Ｐ２ ，Ｐｓ
，Ｐ４を得るために単位検査回路１２の出力を並べか
えて出力する。
，Ｐ４を得るために単位検査回路１２の出力を並べか
えて出力する。
即ちコードＰを得る。
この場合の並べかえに当っては何んら特別の附加回路を
必要としない。
必要としない。
第９図は本発明に用いる検査ビット解析部とエラー訂正
回路部との一実施例を示している。
回路部との一実施例を示している。
図中の符号６ ｔ ７ ｔ ８ ｔＶｒ ，Ｉｐｒ ｔ
Ｐ’は第５図に対応している。
Ｐ’は第５図に対応している。
また図中の回路■、回路■は夫々検査ビット解析部１、
エラー訂正回路部８０単位回路と考えてよい。
エラー訂正回路部８０単位回路と考えてよい。
なおデータ再生部回路６に含まれるべき検査ビット発生
回路部５は第８図に示されるものと対応していることが
ら省略されて示されている。
回路部５は第８図に示されるものと対応していることが
ら省略されて示されている。
第１０図ａないしｅは第８図に示す単位検査回路１２−
０の一実施例構成を示している。
０の一実施例構成を示している。
図中Ｄ。
ないしＤ６３は書込みデータのビットを表わし、ＣＢｏ
，ＣＢ１，ＣＢ２，ＣＢ３は第８図に示すコードＰ１に
対応するビット、ＣＢ８，ＣＢ，，ＣＢ１ｏ，ＣＢ１，
は第８図に示すコードＰ３に対応するビットを表わして
いる。
，ＣＢ１，ＣＢ２，ＣＢ３は第８図に示すコードＰ１に
対応するビット、ＣＢ８，ＣＢ，，ＣＢ１ｏ，ＣＢ１，
は第８図に示すコードＰ３に対応するビットを表わして
いる。
第１１図ａないしｄは第９図に示す回路■に対応した一
実施例構成を示している。
実施例構成を示している。
入力ｐｒｏ，ｐｒ１，・・・・・・はコードＰｒのビッ
１・、ＰｐＯ７ ＰＰＩ ｔ・・・・・・はコードＰ
′のビット、牟。
１・、ＰｐＯ７ ＰＰＩ ｔ・・・・・・はコードＰ
′のビット、牟。
ないし与．はシンドローム、ＮＥはエラーなし信号、Ｄ
Ｅは２重エラー指示信号、ＳＥは単一エラー指示信号、
Ｓｏ，Ｓ１，・・・・・・はシンドローム牟。
Ｅは２重エラー指示信号、ＳＥは単一エラー指示信号、
Ｓｏ，Ｓ１，・・・・・・はシンドローム牟。
，＄１などのビット、Ｂｏ， Ｂ， ，・・・・・・お
よびＢ。
よびＢ。
′，Ｂ１′・・・・・・およびＣＲＣＴは演算途中ビッ
ト、ｒｏ，ｒｚｒ２，ｒ３は で与えられるもの、ＥＢｏ，ＥＢ１・・・・・・はエラ
ー有ブロックを表わしている。
ト、ｒｏ，ｒｚｒ２，ｒ３は で与えられるもの、ＥＢｏ，ＥＢ１・・・・・・はエラ
ー有ブロックを表わしている。
第１２図は第９図に示す回路■に対応した一実施例構成
を示している。
を示している。
図中ＤＩＮｏ，ＤＩＮ１，・・・・・・ＤＩＮ３１は入
カデータ・ビット、ＤＯｏ，ＤＯ１，・・・・・・Ｄｏ
３１は修正済み読出しデータ・ビットを表わしている。
カデータ・ビット、ＤＯｏ，ＤＯ１，・・・・・・Ｄｏ
３１は修正済み読出しデータ・ビットを表わしている。
なおエラー訂正に当っては、公知の如くエラー・フロッ
クの位置が判明した場合には、当該ブロック内のどのビ
ットにエラーがあるかは、シンドローム＄。
クの位置が判明した場合には、当該ブロック内のどのビ
ットにエラーがあるかは、シンドローム＄。
または＄１のパターンにより知ることができる・第３図
図示の検査マトリクスを用いた場合、データ｛Ｄｏ，Ｄ
１，Ｄ２，Ｄ３｝ないし（ Ｄ２８ ，Ｄ２９ ｔ Ｄ
３０ ｔ Ｉ）３ｔ ）内のいずれかの１フロックにエ
ラーがある場合にはシンドローム＄。
図示の検査マトリクスを用いた場合、データ｛Ｄｏ，Ｄ
１，Ｄ２，Ｄ３｝ないし（ Ｄ２８ ，Ｄ２９ ｔ Ｄ
３０ ｔ Ｉ）３ｔ ）内のいずれかの１フロックにエ
ラーがある場合にはシンドローム＄。
にエラー・パターンが現われる。
またデータ（Ｄ３２ｊＤ３３ｊＤ３４ ，Ｄ３５ ｝な
いし（ Ｄａｏ ｔ Ｄａｔ ，Ｄ６２ ，Ｄ６３ ）
内のいずれかの１ブロックにエラーがある場合にはシン
ドローム＄１にエラー・パターンが現われる。
いし（ Ｄａｏ ｔ Ｄａｔ ，Ｄ６２ ，Ｄ６３ ）
内のいずれかの１ブロックにエラーがある場合にはシン
ドローム＄１にエラー・パターンが現われる。
即ち、例えば第１ブロック（データ｛Ｄｏ，Ｄ１，Ｄ２
，Ｄ３｝）がエラー・フロックであって当該ブロックの
内容が｛１１０１｝でありかつシンドローム＄。
，Ｄ３｝）がエラー・フロックであって当該ブロックの
内容が｛１１０１｝でありかつシンドローム＄。
が｛１１００｝である如き場合には、当該第１フロック
の内容は（ｏｏｏｌ｝に訂正される。
の内容は（ｏｏｏｌ｝に訂正される。
第１３図は第３図に示す検査マトリクスを用いた場合に
おけるエラー状態判定を説明する説明図を示している。
おけるエラー状態判定を説明する説明図を示している。
図中のｒ。
ｔ ｒ１ｔ ｒ２ｔ ｒ３は第１２図に関連して示した
ビットを表わし，ＮＥはエラーなし、ＤＥは２重バース
ト・エラー ＳＥ（ＣＢ）は検査ビットの単一バースト
・エラーを表わしている。
ビットを表わし，ＮＥはエラーなし、ＤＥは２重バース
ト・エラー ＳＥ（ＣＢ）は検査ビットの単一バースト
・エラーを表わしている。
即ち｛ｒｏ，ｒ１，ｒ２，ｒ３｝が（ｏｏｏｏ ）の場
合「エラーなし」を、｛００１１｝ないし（１１１１）
の場合、２重バースト・エラー」を、｛１０００｝ない
し｛０００１ ｝の場合「検査ビットの単一バースト・
エラー」を表わしている。
合「エラーなし」を、｛００１１｝ないし（１１１１）
の場合、２重バースト・エラー」を、｛１０００｝ない
し｛０００１ ｝の場合「検査ビットの単一バースト・
エラー」を表わしている。
また図中＊１と＊２との場合には次のことを表わしてい
る。
る。
（４）＊１の場合。
＄２＝Ｔｉ＄０でありかつ邸ｓ＝Ｔ”邸ｚを満足するｉ
（ｉ−０、１、・・・・・・ ７）が存在すれば、デー
タ・ビット中の単一バースト・エラーで第ｉブロックに
エラーが存在する。
（ｉ−０、１、・・・・・・ ７）が存在すれば、デー
タ・ビット中の単一バースト・エラーで第ｉブロックに
エラーが存在する。
満足するｉが存在しなげれば２重バースト・エラーであ
る。
る。
（Ｂ）＊２の場合。
札一’ｒｉ＄ｔでありかつ＄２＝Ｔｉ邸，を満足するｉ
（ ｉ＝ｏ，１，・・・・・・７）が存在すれば、デ
ータ・ビット中の単一バースト・エラーで第（ｉ＋８）
ブロックにエラーが存在する。
（ ｉ＝ｏ，１，・・・・・・７）が存在すれば、デ
ータ・ビット中の単一バースト・エラーで第（ｉ＋８）
ブロックにエラーが存在する。
満足するｉが存在しなげれば２重バースト・エラーであ
る。
る。
以上説明した如く、本発明によれば、第８図に示す如く
検査ビット発生回路において、同一回路構成の単位検査
回路を複数個並列的に配夕１ルて構成することが可能で
あり、しかも特別の付加回路を必要としない。
検査ビット発生回路において、同一回路構成の単位検査
回路を複数個並列的に配夕１ルて構成することが可能で
あり、しかも特別の付加回路を必要としない。
このためにＩＣ化などのために回路構成を複数個の単位
検査回路に分割して構成する如き場合にも、回路速度が
低下することがない。
検査回路に分割して構成する如き場合にも、回路速度が
低下することがない。
第１図および第２図は従来の発明において提案されてい
る検査マトリクスの一例、第３図は本発明に用いる一実
施例検査マトリクスとその構成とを説明する説明図、第
４図は他の一実施例検査マトリクス、第５図は本発明の
エラー訂正処理装置の一実施例全体構成、第６図および
第７図は夫々従来の発明に用いる検査マトリクスを採用
した場合における検査ビット発生回路部の一例、第８図
は本発明に用いる検査ビット発生回路部の一実施例、第
９図は本発明に用いる検査ピット解析部とエラー訂正回
路部との一実施例、第１０図ａないしｅは第８図に示す
単位検査回路の一実施例構成、第１１図ａないしｄは第
９図に示す検査ビット解析部の回路■の一実施例構戒、
第１２図は第９図に示すエラー訂正回路部の回路■の一
実施例構成、第１３図は第３図に示す検査マトリクスを
用いた場合におけるエラー状態判定を説明する説明図を
示す。 図中、１は（ｋ，ｌ）型の検査マトリクス、２は（ｍ、
１）型の小マトリクス、４はデータ記録部回路、５は検
査ビット発生回路部、６はデータ再生部回路、７は検査
ビット解析部、８はエラー訂正回路部、１２は単位検査
回路を表わす。
る検査マトリクスの一例、第３図は本発明に用いる一実
施例検査マトリクスとその構成とを説明する説明図、第
４図は他の一実施例検査マトリクス、第５図は本発明の
エラー訂正処理装置の一実施例全体構成、第６図および
第７図は夫々従来の発明に用いる検査マトリクスを採用
した場合における検査ビット発生回路部の一例、第８図
は本発明に用いる検査ビット発生回路部の一実施例、第
９図は本発明に用いる検査ピット解析部とエラー訂正回
路部との一実施例、第１０図ａないしｅは第８図に示す
単位検査回路の一実施例構成、第１１図ａないしｄは第
９図に示す検査ビット解析部の回路■の一実施例構戒、
第１２図は第９図に示すエラー訂正回路部の回路■の一
実施例構成、第１３図は第３図に示す検査マトリクスを
用いた場合におけるエラー状態判定を説明する説明図を
示す。 図中、１は（ｋ，ｌ）型の検査マトリクス、２は（ｍ、
１）型の小マトリクス、４はデータ記録部回路、５は検
査ビット発生回路部、６はデータ再生部回路、７は検査
ビット解析部、８はエラー訂正回路部、１２は単位検査
回路を表わす。
Claims (1)
- １ （ｋ、１）型の検査マトリクスを用いて、ｂビッ
ト−１バースト・ブロック・エラー訂正／２バースト・
フロック・エラー検出を行なうエラー訂正処理装置にお
いて、上記検査マトリクスとして予め定められた基にな
る（ｍ、■）型の小マトリクスを該小マトリクスの１つ
の横行全体を縦列位置上で入れ換えることにより組合わ
させて構或した検査マトリクスを用いると共に，上記（
ｍｔｌ）型の小マトリクスに対してデータ列を作用せし
める同一構成の単位検査回路を複数個並列的に構成した
検査ビット発生回路部をもうけ、該検査ビット発生回路
部は上記各単位検査回路から抽出された出力を所定の検
査ビット順に再配列して検査ビットを得るようにしたこ
とを特徴とするエラー訂正処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52155952A JPS5848939B2 (ja) | 1977-12-23 | 1977-12-23 | エラ−訂正処理装置 |
| GB7834642A GB2011136B (en) | 1977-12-23 | 1978-08-25 | Terror-correcting and error-detecting system |
| FR7825331A FR2412886B1 (fr) | 1977-12-23 | 1978-09-01 | Dispositif de correction et de detection d'erreur |
| DE19782838493 DE2838493A1 (de) | 1977-12-23 | 1978-09-04 | Fehlerkorrektur- und fehlerfeststellsystem |
| US05/939,488 US4214228A (en) | 1977-12-23 | 1978-09-05 | Error-correcting and error-detecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52155952A JPS5848939B2 (ja) | 1977-12-23 | 1977-12-23 | エラ−訂正処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5487451A JPS5487451A (en) | 1979-07-11 |
| JPS5848939B2 true JPS5848939B2 (ja) | 1983-11-01 |
Family
ID=15617110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52155952A Expired JPS5848939B2 (ja) | 1977-12-23 | 1977-12-23 | エラ−訂正処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4214228A (ja) |
| JP (1) | JPS5848939B2 (ja) |
| DE (1) | DE2838493A1 (ja) |
| FR (1) | FR2412886B1 (ja) |
| GB (1) | GB2011136B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119550A (en) * | 1980-02-25 | 1981-09-19 | Sony Corp | Transmission method of pcm signal |
| US4355391A (en) * | 1980-03-31 | 1982-10-19 | Texas Instruments Incorporated | Apparatus and method of error detection and/or correction in a data set |
| US4548909A (en) * | 1980-10-24 | 1985-10-22 | David Parratt | Method of diagnosis |
| JPS60142430A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | 誤り訂正・検出装置 |
| EP0229112B1 (en) * | 1985-07-01 | 1991-12-04 | Unisys Corporation | Ic chip error detecting and correcting with automatic self-checkingand method therefor |
| JPS6250943A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | 記憶装置 |
| US4736376A (en) * | 1985-10-25 | 1988-04-05 | Sequoia Systems, Inc. | Self-checking error correcting encoder/decoder |
| EP0300139B1 (en) * | 1987-07-20 | 1993-07-07 | International Business Machines Corporation | Error correcting code for b-bit-per-chip memory with reduced redundancy |
| US5515383A (en) * | 1991-05-28 | 1996-05-07 | The Boeing Company | Built-in self-test system and method for self test of an integrated circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3562709A (en) * | 1968-09-12 | 1971-02-09 | Rca Corp | Correction of block errors in transmission of data |
| US3825893A (en) * | 1973-05-29 | 1974-07-23 | Ibm | Modular distributed error detection and correction apparatus and method |
| US3893070A (en) * | 1974-01-07 | 1975-07-01 | Ibm | Error correction and detection circuit with modular coding unit |
| US3893071A (en) * | 1974-08-19 | 1975-07-01 | Ibm | Multi level error correction system for high density memory |
| US3949208A (en) * | 1974-12-31 | 1976-04-06 | International Business Machines Corporation | Apparatus for detecting and correcting errors in an encoded memory word |
| JPS5918739B2 (ja) * | 1976-04-08 | 1984-04-28 | 富士通株式会社 | エラ−訂正処理装置 |
| US4077028A (en) * | 1976-06-14 | 1978-02-28 | Ncr Corporation | Error checking and correcting device |
| US4099160A (en) * | 1976-07-15 | 1978-07-04 | International Business Machines Corporation | Error location apparatus and methods |
-
1977
- 1977-12-23 JP JP52155952A patent/JPS5848939B2/ja not_active Expired
-
1978
- 1978-08-25 GB GB7834642A patent/GB2011136B/en not_active Expired
- 1978-09-01 FR FR7825331A patent/FR2412886B1/fr not_active Expired
- 1978-09-04 DE DE19782838493 patent/DE2838493A1/de active Granted
- 1978-09-05 US US05/939,488 patent/US4214228A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2412886B1 (fr) | 1985-11-22 |
| FR2412886A1 (fr) | 1979-07-20 |
| DE2838493C2 (ja) | 1989-06-29 |
| DE2838493A1 (de) | 1979-06-28 |
| JPS5487451A (en) | 1979-07-11 |
| GB2011136A (en) | 1979-07-04 |
| GB2011136B (en) | 1982-03-03 |
| US4214228A (en) | 1980-07-22 |
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