JP2820124B2 - 主記憶装置 - Google Patents
主記憶装置Info
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- JP2820124B2 JP2820124B2 JP8167826A JP16782696A JP2820124B2 JP 2820124 B2 JP2820124 B2 JP 2820124B2 JP 8167826 A JP8167826 A JP 8167826A JP 16782696 A JP16782696 A JP 16782696A JP 2820124 B2 JP2820124 B2 JP 2820124B2
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Description
【０００１】
【発明の属する技術分野】本発明は、主記憶装置に関
し、特に多ビット入出力データを持つ半導体記憶素子を
使用した主記憶装置の、誤り訂正符号および誤り訂正回
路に関するものである。
し、特に多ビット入出力データを持つ半導体記憶素子を
使用した主記憶装置の、誤り訂正符号および誤り訂正回
路に関するものである。
【０００２】多ビット入出力データを持つ半導体記憶素
子を使用した主記憶装置においては、誤り訂正符号およ
び誤り訂正回路を用いて、ビット誤りエラーの検出と訂
正を行う。
子を使用した主記憶装置においては、誤り訂正符号およ
び誤り訂正回路を用いて、ビット誤りエラーの検出と訂
正を行う。
【０００３】このような、誤り訂正符号および誤り訂正
回路を用いた主記憶装置においては、小型化可能である
とともに、低消費電力であり、かつ回路構成が簡単であ
って、信頼性が高いことが必要である。
回路を用いた主記憶装置においては、小型化可能である
とともに、低消費電力であり、かつ回路構成が簡単であ
って、信頼性が高いことが必要である。
【０００４】
【従来の技術】従来、この種の主記憶装置における、誤
り検出および誤り訂正技術に関しては例えば特開平６−
１７５９３４号公報や、特開平７−１２１４５３号公報
等に開示されたものがある。
り検出および誤り訂正技術に関しては例えば特開平６−
１７５９３４号公報や、特開平７−１２１４５３号公報
等に開示されたものがある。
【０００５】また、主記憶装置にｂビット入出力データ
を持つ半導体記憶素子を使用した場合には、例えば山田
隆弘，藤原英二著、今井秀樹監修「誤り訂正符号化技術
の要点」日本工業技術センター，昭和６１年３月２０日
発行；ｐ１１２〜１４２に示されるように、高信頼性を
達成するために、誤り訂正符号としてＳｂＥＣ−ＤｂＥ
Ｄ（Single b-bit byte Error Correcting-Double b-bi
t byte Error Detecting）符号（単一ｂビットバイト誤
り訂正・二重ｂビットバイト誤り検出符号）が用いられ
るが、８ビット以上の入出力データを持つ半導体記憶素
子を使用する場合は、二重バイト誤りの検出率が高いの
で、ＳｂＥＣ（Single b-bit byte Error Correcting）
符号（単一ｂビットバイト誤り訂正符号）が用いられる
ことが多い。
を持つ半導体記憶素子を使用した場合には、例えば山田
隆弘，藤原英二著、今井秀樹監修「誤り訂正符号化技術
の要点」日本工業技術センター，昭和６１年３月２０日
発行；ｐ１１２〜１４２に示されるように、高信頼性を
達成するために、誤り訂正符号としてＳｂＥＣ−ＤｂＥ
Ｄ（Single b-bit byte Error Correcting-Double b-bi
t byte Error Detecting）符号（単一ｂビットバイト誤
り訂正・二重ｂビットバイト誤り検出符号）が用いられ
るが、８ビット以上の入出力データを持つ半導体記憶素
子を使用する場合は、二重バイト誤りの検出率が高いの
で、ＳｂＥＣ（Single b-bit byte Error Correcting）
符号（単一ｂビットバイト誤り訂正符号）が用いられる
ことが多い。
【０００６】前述の「誤り訂正符号化技術の要点」を参
考に求めた、情報ビットが３２ビットで、８ビット入出
力データを持つ半導体記憶素子を使用した場合の、Ｓ８
ＥＣ符号（単一８ビットバイト誤り訂正符号）の行列式
の一例をＤ式に示す。
考に求めた、情報ビットが３２ビットで、８ビット入出
力データを持つ半導体記憶素子を使用した場合の、Ｓ８
ＥＣ符号（単一８ビットバイト誤り訂正符号）の行列式
の一例をＤ式に示す。
【０００７】
【数６】
【０００８】Ｄ式の各要素の値及び配列は一つの例であ
る。ここで、
る。ここで、
【０００９】
【数７】
【００１０】上式において、行列Ｔは、ガロア体ＧＦ
（２の８乗）の元をベクトル表現したときの、ＧＦ（２
の８乗）の原始元αによる乗算を表す行列であり、一つ
の例である。Ｔのｎ乗は、Ｔの行列のべき乗である。た
だし、各要素の加算はｍｏｄ２で行う。
（２の８乗）の元をベクトル表現したときの、ＧＦ（２
の８乗）の原始元αによる乗算を表す行列であり、一つ
の例である。Ｔのｎ乗は、Ｔの行列のべき乗である。た
だし、各要素の加算はｍｏｄ２で行う。
【００１１】図１は、従来の、および本発明が適用され
る主記憶装置のデータの流れを示す概略ブロック図であ
って、これらの符号を使用した主記憶装置の一例を示し
ている。
る主記憶装置のデータの流れを示す概略ブロック図であ
って、これらの符号を使用した主記憶装置の一例を示し
ている。
【００１２】書き込み時は、符号生成回路１がデータ
（情報ビット）１０１から生成した検査ビット１０３と
データ１０１が、記憶素子２に書き込まれる。読み出し
時は、シンドローム生成回路３が、記憶素子２から読み
出したデータ１０２と検査ビット１０４からシンドロー
ム１０５を生成し、このシンドローム１０５から訂正可
能エラー検出回路４が訂正可能エラーを検出すると、訂
正可能エラービットを求めて誤りビットポインタ１０６
を出力する。排出的論理和ゲート５は、誤りビットポイ
ンタ１０６の指示に従って、読み出したデータ１０２に
おける、誤っているビットを反転して、誤りのないデー
タ１０７を生成する。
（情報ビット）１０１から生成した検査ビット１０３と
データ１０１が、記憶素子２に書き込まれる。読み出し
時は、シンドローム生成回路３が、記憶素子２から読み
出したデータ１０２と検査ビット１０４からシンドロー
ム１０５を生成し、このシンドローム１０５から訂正可
能エラー検出回路４が訂正可能エラーを検出すると、訂
正可能エラービットを求めて誤りビットポインタ１０６
を出力する。排出的論理和ゲート５は、誤りビットポイ
ンタ１０６の指示に従って、読み出したデータ１０２に
おける、誤っているビットを反転して、誤りのないデー
タ１０７を生成する。
【００１３】
【発明が解決しようとする課題】図１に示された主記憶
装置における第１の問題点は、従来の技術においてＳｂ
ＥＣ−ＤｂＥＤ符号を用いて主記憶装置を実現すると、
誤り訂正回路の構成が複雑になる点と、検査ビット数が
多いので装置の小型化，低消費電力化が難しい点であ
る。
装置における第１の問題点は、従来の技術においてＳｂ
ＥＣ−ＤｂＥＤ符号を用いて主記憶装置を実現すると、
誤り訂正回路の構成が複雑になる点と、検査ビット数が
多いので装置の小型化，低消費電力化が難しい点であ
る。
【００１４】その理由は、ＳｂＥＣ符号と比較して、Ｓ
ｂＥＣ−ＤｂＥＤ符号は複雑であるため、主記憶装置で
ＳｂＥＣ−ＤｂＥＤ符号を使用すると、符号生成回路お
よびシンドローム生成回路，訂正可能エラー検出回路が
複雑になるためである。
ｂＥＣ−ＤｂＥＤ符号は複雑であるため、主記憶装置で
ＳｂＥＣ−ＤｂＥＤ符号を使用すると、符号生成回路お
よびシンドローム生成回路，訂正可能エラー検出回路が
複雑になるためである。
【００１５】また、例えば情報ビットが３２ビットの場
合の、Ｓ８ＥＣ符号の検査ビットは１６ビットである
が、Ｓ８ＥＣ−Ｄ８ＥＤ符号の検査ビットは２４ビット
となるので、検査ビットが８ビット多い。このため、情
報を記憶する半導体記憶素子が多くなり、装置の小型
化，低消費電力化の点で不利になる。
合の、Ｓ８ＥＣ符号の検査ビットは１６ビットである
が、Ｓ８ＥＣ−Ｄ８ＥＤ符号の検査ビットは２４ビット
となるので、検査ビットが８ビット多い。このため、情
報を記憶する半導体記憶素子が多くなり、装置の小型
化，低消費電力化の点で不利になる。
【００１６】第２の問題点は、従来のＳｂＥＣ符号を用
いて主記憶装置を実現すると、二重ビット誤り検出率が
あまり高くないので装置の信頼性が劣る点である。
いて主記憶装置を実現すると、二重ビット誤り検出率が
あまり高くないので装置の信頼性が劣る点である。
【００１７】その理由は、例えば情報ビットが３２ビッ
トの場合の、Ｓ８ＥＣ符号の二重バイト誤り検出率は、
電算機のシミュレーションによって求めたところ、９
８．４３％であった。ただし、この値はランダムな二重
バイト誤りが発生したときの値である。
トの場合の、Ｓ８ＥＣ符号の二重バイト誤り検出率は、
電算機のシミュレーションによって求めたところ、９
８．４３％であった。ただし、この値はランダムな二重
バイト誤りが発生したときの値である。
【００１８】多ビットの入出力データを持つ半導体記憶
素子の故障の大部分は、１ビットエラーにしか見えない
という特徴があり、８ビット入出力データを持つ半導体
記憶素子の場合、約７０％が１ビットエラーとなる。よ
って、発生する二重バイト誤りの約５０％は、それぞれ
のバイトで１ビットしかエラーしないという特徴を持っ
ている。
素子の故障の大部分は、１ビットエラーにしか見えない
という特徴があり、８ビット入出力データを持つ半導体
記憶素子の場合、約７０％が１ビットエラーとなる。よ
って、発生する二重バイト誤りの約５０％は、それぞれ
のバイトで１ビットしかエラーしないという特徴を持っ
ている。
【００１９】上記の特性を考慮し、Ｄ式に示すＳ８ＥＣ
符号で、実際の二重バイト誤りをシミュレーションによ
って求めると、それぞれのバイトで１ビットしかエラー
しない二重バイト誤りの検出率が低いため、全体の二重
バイト誤り検出率は８９％となる。よって、二重バイト
誤りの１１％が誤訂正や未検出となることから信頼性が
劣る。
符号で、実際の二重バイト誤りをシミュレーションによ
って求めると、それぞれのバイトで１ビットしかエラー
しない二重バイト誤りの検出率が低いため、全体の二重
バイト誤り検出率は８９％となる。よって、二重バイト
誤りの１１％が誤訂正や未検出となることから信頼性が
劣る。
【００２０】本発明は、このような従来技術の課題を解
決しようとするものであって、ＳｂＥＣ−ＤｂＥＤ符号
より検査ビットの少ないＳｂＥＣ符号を用いることによ
って、半導体記憶素子数を減少させて、主記憶装置の小
型化を可能し、さらに二重バイト誤りの検出率を大幅に
向上させることのできる主記憶装置を提供することを、
その目的とする。
決しようとするものであって、ＳｂＥＣ−ＤｂＥＤ符号
より検査ビットの少ないＳｂＥＣ符号を用いることによ
って、半導体記憶素子数を減少させて、主記憶装置の小
型化を可能し、さらに二重バイト誤りの検出率を大幅に
向上させることのできる主記憶装置を提供することを、
その目的とする。
【００２１】また本発明は、ＳｂＥＣ−ＤｂＥＤ符号よ
り検査ビットの少ないＳｂＥＣ符号を用いることによっ
て、半導体記憶素子数を減少させて、主記憶装置の低消
費電力化を可能にすることを目的としている。
り検査ビットの少ないＳｂＥＣ符号を用いることによっ
て、半導体記憶素子数を減少させて、主記憶装置の低消
費電力化を可能にすることを目的としている。
【００２２】また本発明は、ＳｂＥＣ−ＤｂＥＤ符号よ
り構成の簡単なＳｂＥＣ符号を用いることによって、回
路規模の小さい主記憶装置を提供することを目的として
いる。
り構成の簡単なＳｂＥＣ符号を用いることによって、回
路規模の小さい主記憶装置を提供することを目的として
いる。
【００２３】さらに本発明は、ＳｂＥＣ符号を用いて、
ＳｂＥＣ−ＤｂＥＤ符号を用いた場合と比較して、遜色
のない信頼性を持つ主記憶装置を提供することを目的と
している。
ＳｂＥＣ−ＤｂＥＤ符号を用いた場合と比較して、遜色
のない信頼性を持つ主記憶装置を提供することを目的と
している。
【００２４】
【課題を解決するための手段】本発明の主記憶装置は、
多ビットの入出力データを持つ半導体記憶素子の故障の
大部分は、１ビットエラーにしか見えないという特性を
考慮し、検査ビットが少なく簡単な構成のＳｂＥＣ符号
であっても、ＳｂＥＣ−ＤｂＥＤ符号の場合と比べて遜
色のない、二重バイト誤り検出率のある符号を用いて、
信頼性を向上させる。このため、ＳｂＥＣ符号が、ガロ
ア体ＧＦ（２の８乗）の元をベクトル表現したときのＧ
Ｆの原始元による乗算を表す行列Ｔの行列Ｈであって、
この行列の要素Ｔのそれぞれのべき乗を行および列にて
異なる値とすると共に、 前記訂正可能エラー検出回路
が、前記ＳｂＥＣ符号に応じた訂正可能ビットの算出式
に応じた論理演算を行う論理回路を備えたさらに各行列
Ｔの行および列の値を異なる値に設定し、訂正可能エラ
ー検出回路が、前記ＳｂＥＣ符号に応じた訂正可能ビッ
トの算出式に応じた論理演算を行う論理回路を備えた、
という構成を採っている。
多ビットの入出力データを持つ半導体記憶素子の故障の
大部分は、１ビットエラーにしか見えないという特性を
考慮し、検査ビットが少なく簡単な構成のＳｂＥＣ符号
であっても、ＳｂＥＣ−ＤｂＥＤ符号の場合と比べて遜
色のない、二重バイト誤り検出率のある符号を用いて、
信頼性を向上させる。このため、ＳｂＥＣ符号が、ガロ
ア体ＧＦ（２の８乗）の元をベクトル表現したときのＧ
Ｆの原始元による乗算を表す行列Ｔの行列Ｈであって、
この行列の要素Ｔのそれぞれのべき乗を行および列にて
異なる値とすると共に、 前記訂正可能エラー検出回路
が、前記ＳｂＥＣ符号に応じた訂正可能ビットの算出式
に応じた論理演算を行う論理回路を備えたさらに各行列
Ｔの行および列の値を異なる値に設定し、訂正可能エラ
ー検出回路が、前記ＳｂＥＣ符号に応じた訂正可能ビッ
トの算出式に応じた論理演算を行う論理回路を備えた、
という構成を採っている。
【００２５】より具体的には、それぞれのバイトで１ビ
ットしかエラーしない二重バイト誤りの検出率が１００
％となり、全体の二重バイト誤り検出率が９９％以上と
なる符号、例えば情報ビットが３２ビットの場合の、Ｓ
８ＥＣ符号の一例をＡ式に示す。
ットしかエラーしない二重バイト誤りの検出率が１００
％となり、全体の二重バイト誤り検出率が９９％以上と
なる符号、例えば情報ビットが３２ビットの場合の、Ｓ
８ＥＣ符号の一例をＡ式に示す。
【００２６】
【数８】
【００２７】本発明においては、図１に示された主記憶
装置において、このような符号を使用して、書き込みデ
ータから検査ビットを生成する符号生成回路１と、記憶
素子２から読み出したデータと検査ビットとからシンド
ロームを生成するシンドローム生成回路３と、シンドロ
ームから訂正可能エラーを検出し、訂正可能エラーを検
出すると訂正可能エラービットを求めて誤りビットポイ
ンタを生成する訂正可能エラー検出回路４とを備えてい
る。
装置において、このような符号を使用して、書き込みデ
ータから検査ビットを生成する符号生成回路１と、記憶
素子２から読み出したデータと検査ビットとからシンド
ロームを生成するシンドローム生成回路３と、シンドロ
ームから訂正可能エラーを検出し、訂正可能エラーを検
出すると訂正可能エラービットを求めて誤りビットポイ
ンタを生成する訂正可能エラー検出回路４とを備えてい
る。
【００２８】このように、本発明の主記憶装置において
は、多ビットの入出力データを持つ半導体記憶素子の故
障の大部分は、１ビットエラーにしか見えないという特
性を考慮し、検査ビットが少なく簡単な構成のＳｂＥＣ
符号であっても、ＳｂＥＣ−ＤｂＥＤ符号を用いた場合
と比べて遜色のない、二重バイト誤り検出率を持つ符号
を実現するように、書き込みデータから検査ビットを生
成する符号生成回路と、記憶素子から読み出したデータ
と検査ビットからシンドロームを生成するシンドローム
生成回路と、シンドロームから訂正可能エラーを検出し
訂正可能エラーを検出すると誤りビットポインタを生成
する訂正可能エラー検出回路によって、主記憶装置を実
現している。
は、多ビットの入出力データを持つ半導体記憶素子の故
障の大部分は、１ビットエラーにしか見えないという特
性を考慮し、検査ビットが少なく簡単な構成のＳｂＥＣ
符号であっても、ＳｂＥＣ−ＤｂＥＤ符号を用いた場合
と比べて遜色のない、二重バイト誤り検出率を持つ符号
を実現するように、書き込みデータから検査ビットを生
成する符号生成回路と、記憶素子から読み出したデータ
と検査ビットからシンドロームを生成するシンドローム
生成回路と、シンドロームから訂正可能エラーを検出し
訂正可能エラーを検出すると誤りビットポインタを生成
する訂正可能エラー検出回路によって、主記憶装置を実
現している。
【００２９】このため、信頼性が高く、小型、低消費電
力の特性を持つ主記憶装置を、簡単な回路構成で実現で
きる。
力の特性を持つ主記憶装置を、簡単な回路構成で実現で
きる。
【００３０】以下、本発明の課題を解決するための具体
的手段を記述する。
的手段を記述する。
【００３１】(1) ｂビット入出力データを持つ半導体記
憶素子２を使用した主記憶装置において、半導体記憶素
子２の特性に対応して誤り訂正確率の高いＳｂＥＣ符号
（単一ｂビットバイト誤り訂正符号）を求めるととも
に、このＳｂＥＣ符号を用いて書き込みデータ１０１か
ら検査ビット１０３を生成する符号生成回路１を設け
て、書き込みデータ１０１と検査ビット１０３とを前記
半導体記憶素子２に書き込み、半導体記憶素子２から読
み出したデータ１０２と検査ビット１０４とからシンド
ローム１０５を生成するシンドローム生成回路３と、シ
ンドローム１０５から訂正可能エラーを検出するととも
に、訂正可能エラーから訂正可能エラービットを求めて
誤りビットポインタ１０６を出力する訂正可能エラー検
出回路４とを設けて、誤りビットポインタ１０６の指示
に従って読み出しデータ１０２における誤りビットを反
転するように構成する。
憶素子２を使用した主記憶装置において、半導体記憶素
子２の特性に対応して誤り訂正確率の高いＳｂＥＣ符号
（単一ｂビットバイト誤り訂正符号）を求めるととも
に、このＳｂＥＣ符号を用いて書き込みデータ１０１か
ら検査ビット１０３を生成する符号生成回路１を設け
て、書き込みデータ１０１と検査ビット１０３とを前記
半導体記憶素子２に書き込み、半導体記憶素子２から読
み出したデータ１０２と検査ビット１０４とからシンド
ローム１０５を生成するシンドローム生成回路３と、シ
ンドローム１０５から訂正可能エラーを検出するととも
に、訂正可能エラーから訂正可能エラービットを求めて
誤りビットポインタ１０６を出力する訂正可能エラー検
出回路４とを設けて、誤りビットポインタ１０６の指示
に従って読み出しデータ１０２における誤りビットを反
転するように構成する。
【００３２】(2) (1) の場合に、半導体記憶素子２が８
ビット入出力データを持つ場合に、誤り訂正確率の高い
ＳｂＥＣ符号を次式
ビット入出力データを持つ場合に、誤り訂正確率の高い
ＳｂＥＣ符号を次式
【００３３】
【数９】
【００３４】
【数１０】
【００３５】によって示される二重バイト誤り検出率の
高いＳ８ＥＣ符号（単一８ビットバイト誤り訂正符号）
とする。
高いＳ８ＥＣ符号（単一８ビットバイト誤り訂正符号）
とする。
【００３６】(3) (2) の場合に、訂正可能エラーの検出
と訂正可能エラービットの算出を次式
と訂正可能エラービットの算出を次式
【００３７】
【数１１】
【００３８】
【数１２】
【００３９】
【数１３】
【００４０】によって行う。
【００４１】
【発明の実施の形態】次に、本発明の一実施形態につい
て、図１を参照して詳細に説明する。図１を参照する
と、本発明の実施形態の構成は、従来の主記憶装置と比
較して変更になっている部分はないので、ここでは図１
の説明は省略するが、実際には、それぞれの内部回路は
異なっている。ただし、符号生成回路１とシンドローム
生成回路３の内部構成は、どのような誤り訂正符号であ
っても、単純で容易に実現することができるので、説明
は省略する。
て、図１を参照して詳細に説明する。図１を参照する
と、本発明の実施形態の構成は、従来の主記憶装置と比
較して変更になっている部分はないので、ここでは図１
の説明は省略するが、実際には、それぞれの内部回路は
異なっている。ただし、符号生成回路１とシンドローム
生成回路３の内部構成は、どのような誤り訂正符号であ
っても、単純で容易に実現することができるので、説明
は省略する。
【００４２】次に訂正可能エラー検出回路４の内部回路
について、式を参照して説明する。本発明の主記憶装置
に使用する、多ビットの入出力データを持つ半導体記憶
素子の故障の大部分は、１ビットエラーにしか見えない
という特性を考慮して、検査ビットが少なく簡単なＳｂ
ＥＣ符号であっても、ＳｂＥＣ−ＤｂＥＤ符号の場合と
比較して遜色のない、高い二重バイト誤り検出率を持つ
誤り訂正符号、例えば、情報ビットが３２ビットの場合
に、８ビット入出力データを持つ半導体記憶素子を使用
した場合の、Ｓ８ＥＣ符号の行列式の一例は前述のＡ式
に示される。Ａ式の各要素の値および配列は、一つの例
である。ここで、
について、式を参照して説明する。本発明の主記憶装置
に使用する、多ビットの入出力データを持つ半導体記憶
素子の故障の大部分は、１ビットエラーにしか見えない
という特性を考慮して、検査ビットが少なく簡単なＳｂ
ＥＣ符号であっても、ＳｂＥＣ−ＤｂＥＤ符号の場合と
比較して遜色のない、高い二重バイト誤り検出率を持つ
誤り訂正符号、例えば、情報ビットが３２ビットの場合
に、８ビット入出力データを持つ半導体記憶素子を使用
した場合の、Ｓ８ＥＣ符号の行列式の一例は前述のＡ式
に示される。Ａ式の各要素の値および配列は、一つの例
である。ここで、
【００４３】
【数１４】
【００４４】行列Ｔはガロア体ＧＦ（２の８乗）の元を
ベクトル表現したときの、ＧＦ（２の８乗）の原始元α
による乗算を表わす行列であり、一つの例であるが、二
重バイト誤り検出率を比較するために、従来の技術とし
て説明したＳ８ＥＣ符号と同じＴを使用している。Ｔの
ｎ乗は、Ｔの行列のべき乗である。ただし、各要素の加
算はｍｏｄ２で行う。
ベクトル表現したときの、ＧＦ（２の８乗）の原始元α
による乗算を表わす行列であり、一つの例であるが、二
重バイト誤り検出率を比較するために、従来の技術とし
て説明したＳ８ＥＣ符号と同じＴを使用している。Ｔの
ｎ乗は、Ｔの行列のべき乗である。ただし、各要素の加
算はｍｏｄ２で行う。
【００４５】以上説明したＡ式のＳ８ＥＣ符号は、８ビ
ット入出力データを持つ半導体記憶素子の場合、約７０
％が１ビットエラーとなるので、本例の場合、発生する
二重バイト誤りの約５０％は、それぞれのバイトで１ビ
ットしかエラーしないという特性を考慮すると、それぞ
れのバイトで１ビットしかエラーしない二重バイト誤り
の検出率が１００％となり、全体の二重バイト誤り検出
率は９９％以上となる。
ット入出力データを持つ半導体記憶素子の場合、約７０
％が１ビットエラーとなるので、本例の場合、発生する
二重バイト誤りの約５０％は、それぞれのバイトで１ビ
ットしかエラーしないという特性を考慮すると、それぞ
れのバイトで１ビットしかエラーしない二重バイト誤り
の検出率が１００％となり、全体の二重バイト誤り検出
率は９９％以上となる。
【００４６】これは、二重バイト誤りを１００％検出す
ることが可能な、ＳｂＥＣ−ＤｂＥＤ符号の場合と比較
して遜色のない値であり、検査ビット数が少ないので小
型化，低消費電力化，および回路規模が小さい点で優れ
ている。また、従来のＳ８ＥＣ符号と比較して、全体の
二重バイト誤り検出率が、８９％から９９％へと大幅に
向上しており、信頼性の点でも優れている。
ることが可能な、ＳｂＥＣ−ＤｂＥＤ符号の場合と比較
して遜色のない値であり、検査ビット数が少ないので小
型化，低消費電力化，および回路規模が小さい点で優れ
ている。また、従来のＳ８ＥＣ符号と比較して、全体の
二重バイト誤り検出率が、８９％から９９％へと大幅に
向上しており、信頼性の点でも優れている。
【００４７】次に誤り訂正の方法について、式を参照し
て説明する。
て説明する。
【００４８】
【数１５】
【００４９】これは、Ａ式と同じであるが説明のために
再度記述している。ここで、符号の１行目に対するシン
ドロームがＳ０、２行目に対するシンドロームがＳ１と
して、符号の各バイト（各列）を左から（１）〜（６）
にすることを示す。
再度記述している。ここで、符号の１行目に対するシン
ドロームがＳ０、２行目に対するシンドロームがＳ１と
して、符号の各バイト（各列）を左から（１）〜（６）
にすることを示す。
【００５０】各バイトに対する訂正可能エラーの判定方
法および各バイト内の訂正可能エラービットの算定方法
は、次式によって示される。
法および各バイト内の訂正可能エラービットの算定方法
は、次式によって示される。
【００５１】
【数１６】
【００５２】上式において、（１）バイトに対する訂正
可能エラーの判定方法はＢ１式であり、以下、順に対応
して、（６）バイトに対する訂正可能エラーの判定方法
はＢ６式である。また、（１）バイト内の訂正可能エラ
ービットの算出方法はＣ１式であり、以下、順に対応し
て、（６）バイト内の訂正可能エラービットの算出方法
はＣ６式である。
可能エラーの判定方法はＢ１式であり、以下、順に対応
して、（６）バイトに対する訂正可能エラーの判定方法
はＢ６式である。また、（１）バイト内の訂正可能エラ
ービットの算出方法はＣ１式であり、以下、順に対応し
て、（６）バイト内の訂正可能エラービットの算出方法
はＣ６式である。
【００５３】それぞれの式は行列式の演算であり、Ｂ１
〜Ｂ４式，Ｃ１〜Ｃ４式で使用するＴのべき乗の行列式
は、次式の通りである。
〜Ｂ４式，Ｃ１〜Ｃ４式で使用するＴのべき乗の行列式
は、次式の通りである。
【００５４】
【数１７】
【００５５】次に、（１）バイトに関する訂正可能エラ
ー検出回路の詳細について、回路図を参照して説明す
る。
ー検出回路の詳細について、回路図を参照して説明す
る。
【００５６】図２は、本発明の具体的構成例を示したも
のであって、（１）バイトに関する訂正可能エラー検出
回路の詳細構成を示している。なお、（２）〜（６）バ
イトに関する訂正可能エラー検出回路は、（１）バイト
の場合と同様の回路で実現できるので詳細は省略する。
のであって、（１）バイトに関する訂正可能エラー検出
回路の詳細構成を示している。なお、（２）〜（６）バ
イトに関する訂正可能エラー検出回路は、（１）バイト
の場合と同様の回路で実現できるので詳細は省略する。
【００５７】図２において、訂正可能エラー判定回路１
１は、シンドローム１０５を入力として、Ｂ１式を実現
する。排他的論理和の否定演算を行うＸＮＯＲゲート２
１は、Ｂ１式の１行目を計算し、条件が成立すると１レ
ベルを出力する。同様にそれぞれ他の行を計算する、Ｘ
ＮＯＲゲートが設けられている。合計８個のＸＮＯＲゲ
ートの出力に対する論理積演算をＡＮＤゲート２２が行
い、すべての列が条件を満足していることを確認する。
１は、シンドローム１０５を入力として、Ｂ１式を実現
する。排他的論理和の否定演算を行うＸＮＯＲゲート２
１は、Ｂ１式の１行目を計算し、条件が成立すると１レ
ベルを出力する。同様にそれぞれ他の行を計算する、Ｘ
ＮＯＲゲートが設けられている。合計８個のＸＮＯＲゲ
ートの出力に対する論理積演算をＡＮＤゲート２２が行
い、すべての列が条件を満足していることを確認する。
【００５８】訂正可能エラービット算出回路１２は、シ
ンドローム１０５を入力として、Ｃ１式を実現する。排
他的論理和演算を行うＸＯＲゲート２３は、Ｃ１式の１
行目（ビット０）を計算する。同様にそれぞれ他の行
（ビット）の計算を行う、ＸＯＲゲートが設けられてお
り、ＸＯＲゲートは合計８個ある。
ンドローム１０５を入力として、Ｃ１式を実現する。排
他的論理和演算を行うＸＯＲゲート２３は、Ｃ１式の１
行目（ビット０）を計算する。同様にそれぞれ他の行
（ビット）の計算を行う、ＸＯＲゲートが設けられてお
り、ＸＯＲゲートは合計８個ある。
【００５９】ＡＮＤゲート２４は、ＡＮＤゲート２２の
出力とＸＯＲゲート２３の出力とを、論理積演算するこ
とによって、Ｂ１式を満たしさらにＣ１式の１行目（ビ
ット０）を満たした場合、誤りのあるビットを訂正する
ための、ビット０の誤りビットポインタ１０６を生成す
る。同様にＡＮＤゲート２２の出力とそれぞれ他のＸＯ
Ｒゲートの出力とを、論理積演算するＡＮＤゲートが設
けられている。合計８個のＡＮＤゲートが、各ビットの
誤りビットポインタ１０６を生成する。
出力とＸＯＲゲート２３の出力とを、論理積演算するこ
とによって、Ｂ１式を満たしさらにＣ１式の１行目（ビ
ット０）を満たした場合、誤りのあるビットを訂正する
ための、ビット０の誤りビットポインタ１０６を生成す
る。同様にＡＮＤゲート２２の出力とそれぞれ他のＸＯ
Ｒゲートの出力とを、論理積演算するＡＮＤゲートが設
けられている。合計８個のＡＮＤゲートが、各ビットの
誤りビットポインタ１０６を生成する。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
第１の効果として、主記憶装置の小型化を実現すること
ができる。その理由は、ＳｂＥＣ−ＤｂＥＤ符号より検
査ビットの少ないＳｂＥＣ符号を使用して同等の信頼性
を確保するので、同一記憶容量の主記憶措置を実現する
場合、半導体記憶素子が少なくて済むためである。
第１の効果として、主記憶装置の小型化を実現すること
ができる。その理由は、ＳｂＥＣ−ＤｂＥＤ符号より検
査ビットの少ないＳｂＥＣ符号を使用して同等の信頼性
を確保するので、同一記憶容量の主記憶措置を実現する
場合、半導体記憶素子が少なくて済むためである。
【００６１】本発明によれば、第２の効果として、主記
憶装置の低消費電力化を実現することができる。その理
由は、第１の効果に対する理由と同じである。
憶装置の低消費電力化を実現することができる。その理
由は、第１の効果に対する理由と同じである。
【００６２】本発明によれば、第３の効果として、簡単
な回路構成で主記憶装置の誤り訂正に関する回路を実現
することができる。その理由は、ＳｂＥＣ−ＤｂＥＤ符
号より簡単で、検査ビットの少ないＳｂＥＣ符号を使用
するので、誤り訂正に関する符号生成回路，シンドロー
ム生成回路および訂正可能エラー検出回路の構成が簡単
になるからである。
な回路構成で主記憶装置の誤り訂正に関する回路を実現
することができる。その理由は、ＳｂＥＣ−ＤｂＥＤ符
号より簡単で、検査ビットの少ないＳｂＥＣ符号を使用
するので、誤り訂正に関する符号生成回路，シンドロー
ム生成回路および訂正可能エラー検出回路の構成が簡単
になるからである。
【００６３】本発明によれば、第４の効果として、主記
憶装置の信頼性を向上することができる。その理由は、
一般のＳｂＥＣ符号より、半導体記憶素子を使用した主
記憶装置の二重バイト誤り検出率が非常に高く、ＳｂＥ
Ｃ−ＤｂＥＤ符号を使用した場合と比較して遜色がない
ためである。
憶装置の信頼性を向上することができる。その理由は、
一般のＳｂＥＣ符号より、半導体記憶素子を使用した主
記憶装置の二重バイト誤り検出率が非常に高く、ＳｂＥ
Ｃ−ＤｂＥＤ符号を使用した場合と比較して遜色がない
ためである。
【図１】従来の、および本発明が適用される主記憶装置
のデータの流れを示す概略ブロック図である。
のデータの流れを示す概略ブロック図である。
【図２】本発明の具体的構成例を示す図である。
１ 符号生成回路 ２ 記憶素子 ３ シンドローム生成回路 ４ 訂正可能エラー検出回路 ５ 排他的論理和ゲート １１ 訂正可能エラー判定回路 １２ 訂正可能エラービット算出回路 ２１ ＸＮＯＲゲート ２２、２４ ＡＮＤゲート ２３ ＸＯＲゲート １０１，１０２，１０７ データ １０３，１０４ 検査ビット １０５ シンドローム １０６ 誤りビットポインタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−155237（ＪＰ，Ａ) 特開 昭47−13840（ＪＰ，Ａ) 特開 昭58−78241（ＪＰ，Ａ) 特開 平４−277848（ＪＰ，Ａ) 特開 昭56−87300（ＪＰ，Ａ) 特開 昭54−137204（ＪＰ，Ａ) 特開 昭54−125901（ＪＰ，Ａ) 特開 昭55−57161（ＪＰ，Ａ) 特開 昭57−152599（ＪＰ，Ａ) Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅｓ（Ｓｅｃｏｎｄ Ｅｄｉｔｉ ｏｎ）（Ｗ．Ｗｅｓｌｅｙ Ｐｅｔｅｒ ｓｏｎ ａｎｄ Ｅ．Ｊ．Ｗｅｌｄｏ ｎ，Ｊｒ）（Ｔｈｅ ＭＩＴ（Ｔａｓｓ ａｃｈｕｓｅｔｔｓ Ｉｎｓｔｉｔｕｔ ｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ）Ｐｒ ｅｓｓ，1980) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/10 330 G06F 12/16 320 H03M 13/00
Claims (3)
- 【請求項１】 ｂビット入出力データを持つ半導体記憶
素子を使用した主記憶装置であって、所定のＳｂＥＣ符
号（単一ｂビットバイト誤り訂正符号）を用いて書き込
みデータから検査ビットを生成するとともに、書き込み
データと検査ビットとを前記半導体記憶素子に書き込み
む符号生成回路と、前記半導体記憶素子から読み出した
データと検査ビットとからシンドロームを生成するシン
ドローム生成回路と、該シンドロームから訂正可能エラ
ーを検出するとともに、該訂正可能エラーから訂正可能
エラービットを求めて誤りビットポインタを出力する訂
正可能エラー検出回路と、該誤りビットポインタの指示
に従って前記読み出しデータにおける誤りビットを反転
する回路とを備えた主記憶装置において、 前記ＳｂＥＣ符号が、ガロア体ＧＦ（２の８乗）の元を
ベクトル表現したときのＧＦの原始元による乗算を表す
行列Ｔの行列Ｈであって、 この行列の要素Ｔのそれぞれのべき乗を行および列にて
異なる値とすると共に、さらに各行列Ｔの行および列の
値を異なる値に設定し、 前記訂正可能エラー検出回路が、前記ＳｂＥＣ符号に応
じた訂正可能ビットの算出式に応じた論理演算を行う論
理回路を備えたことを特徴とする主記憶装置。 - 【請求項２】 前記半導体記憶素子が８ビット入出力デ
ータを持つ場合に、前記誤り訂正確率の高いＳｂＥＣ符
号が次式 【数１】 【数２】 によって示される二重バイト誤り検出率の高いＳ８ＥＣ
符号（単一８ビットバイト誤り訂正符号）であることを
特徴とする請求項１に記載の主記憶装置。 - 【請求項３】 前記訂正可能エラーの検出と誤りビット
の算出を次式 【数３】 【数４】 【数５】 によって行うことを特徴とする請求項２に記載の主記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167826A JP2820124B2 (ja) | 1996-06-27 | 1996-06-27 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167826A JP2820124B2 (ja) | 1996-06-27 | 1996-06-27 | 主記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011307A JPH1011307A (ja) | 1998-01-16 |
| JP2820124B2 true JP2820124B2 (ja) | 1998-11-05 |
Family
ID=15856820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167826A Expired - Fee Related JP2820124B2 (ja) | 1996-06-27 | 1996-06-27 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820124B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012177964A (ja) * | 2011-02-25 | 2012-09-13 | Nec Computertechno Ltd | メモリシステム及びメモリモジュール制御方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54125901A (en) * | 1978-03-24 | 1979-09-29 | Sony Corp | Error correction system |
| JPS54137204A (en) * | 1978-04-17 | 1979-10-24 | Sony Corp | Digital signal transmission method |
| JPS6010661B2 (ja) * | 1978-10-23 | 1985-03-19 | 株式会社日立製作所 | 誤り検査方式 |
| US4319357A (en) * | 1979-12-14 | 1982-03-09 | International Business Machines Corp. | Double error correction using single error correcting code |
| JPS57152599A (en) * | 1981-03-17 | 1982-09-20 | Fujitsu Ltd | Error correcting device |
| JPS5878241A (ja) * | 1981-11-04 | 1983-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 符号化デ−タの誤り検出訂正方式 |
| JPH0760394B2 (ja) * | 1986-12-18 | 1995-06-28 | 株式会社日立製作所 | 誤り訂正・検出方式 |
| US5233614A (en) * | 1991-01-07 | 1993-08-03 | International Business Machines Corporation | Fault mapping apparatus for memory |
-
1996
- 1996-06-27 JP JP8167826A patent/JP2820124B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅｓ（Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ）（Ｗ．Ｗｅｓｌｅｙ Ｐｅｔｅｒｓｏｎ ａｎｄ Ｅ．Ｊ．Ｗｅｌｄｏｎ，Ｊｒ）（Ｔｈｅ ＭＩＴ（Ｔａｓｓａｃｈｕｓｅｔｔｓ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ）Ｐｒｅｓｓ，１９８０） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1011307A (ja) | 1998-01-16 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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