JPS61157959A - メモリにおけるエラ−訂正方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、メモリにおけるエラー訂正の技術に関する。

Ｂ８．従来技術 ハミング・コードを使って１ビットエラーを訂正し２ビ
ットエラーを検出することは、周知の方法である。これ
は、ＩＢＭジャーナル・リサーチ・アンド・デベロップ
メント（“ＩＢＭ　Ｊｏｕｒｎａｌｒｅｓｅａｒｃｈ　
ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ”　）　１９７０年７
月号の９．３９５〜４０１に発表されたエム・ワイ・シ
ャオ（Ｍ　、　Ｙ　、　Ｈｓｉａｏ）の論文を参照する
ことができる。

これらの方法に対する改良法が、アイ・イー・イー・イ
ー・トランザクション・オン・インフォメーション・セ
オリ（“ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎｉ
ｎｆｏｒｍａｔｉｏｎ　ｔｈｅｏｒｙ”）第１Ｔ−２４
巻、第６号。

１９７８年１１月刊、ｐ、７１２〜７１８に発表された
論文に記載されている。この改良法は、２以上のエラー
が検出されたとき、記憶されたビット構成を反転するこ
とによってエラーをマスクできることを示唆している。

そこに提案された方法を具体化するには、各ビット構成
に追加ビットを関連させて、そのビット構成が真の値で
記憶されているか、それとも反転された値で記憶されて
いるかを示すようにすることが必要である。

Ｃ１発明が解決しようとする問題点 したがって読み取りオペレーションの度にこの追加ビッ
トを検査しなければならず、そのためメモリの性能が低
下する。

したがって１本発明の目的は、メモリの性能を損わずに
少くとも２個のエラーを訂正するための技術を提供する
ことである。

Ｄ０問題点を解決するための手段 この目的を達成するため、Ｎ個（ただしＮは偶数）のＥ
ＣＣビットを含むワードからＮビットのエラーシンドロ
ームが生成され、このエラーシンドロームは１ビットエ
ラーを示すのに第１の値にあるｎ１個のビットを含むか
または２ビットエラーを示すのにゼロまたはＮ以外の偶
数個のビットを含み、前記ｎ１が奇数であるようなメモ
リにおける本発明のエラー訂正方法は、（ａ）アドレス
されたワードを読み取るステップと、（ｂ）エラーシン
ドロームを生成するステップと、（Ｃ）読み取られたワ
ードがエラーを含まないかまたは１ビットエラーを含む
ということをエラーシンドロームが示す場合は読み取り
オペレーションを終了して。

（イ）エラーシンドロームが第１の値にあるビットを含
まないときは何ら処理をせず、（ロ）エラーシンドロー
ムが第１の値にあるビットをＮ個含むときは読み取られ
たワードを反転し、（ハ）エラーシンドロームが第１の
値にあるビットをｎ１鯉含むときは読み取られたワード
を訂正し、（ニ）エラーシンドロームが第１の値にある
ビットを（Ｎ−ｎ１）個含むときは読み取られたワード
を訂正しおよび反転する。ステップと、（ｄ）エラーシ
ンドロームが２ビットエラーを示す場合は読み取られた
ワードを反転して再書き込みするステップと、（ｅ）　
　反転されたワードを読み取ってそのエラーシンドロー
ムを生成するステップと、（ｆ）ステップ（３）で生成
されたエラーシンドロームがされたエラーシンドローム
がエラーなしまたは１ビットエラーを示す場合は読み取
りオペレーションを終了して、（イ）エラーシンドロー
ムが第１の値にあるビットを含まないときは何ら処理を
せず、（ロ）エラーシンドロームが第１の値にあるビッ
トをＮ個含むときは読み取られたワードを反転し、（ハ
）エラーシンドロームが前記第１の値にあるビットをｎ
１個含むときは読み取られたワードを訂正し、（ニ）エ
ラーシンドロームが前記第１の値にあるビットを（Ｎ−
ｎ１）個含むときは読み取られたワードを訂正しおよび
反転する。

ステップと、を遂行することによってメモリからワード
を読み取るようにしたことを特徴とする。

以下に本発明の実施例を概説する。

実施例では、さらに下記の（ａ）ないしくｄ）のステッ
プを遂行することにより書き込みオペレーションを遂行
する： （ａ）アドレスされたロケーションにワードを書き込む
ステップ。

（ｂ）そのワードを読み取ることから成る読み取り検査
を遂行するステップ。

（Ｃ）そのエラーシンドロームを生成するステップ。

（ｄ）エラーシンドロームが２ビツト・エラーを示すと
きはそのワードを反転された極性で再書き込みし、エラ
ーシンドロームがエラーなしまたは１ビツト・エラーを
示すときは書き込みオペレーションを終了するステップ
。

本発明を実現するためのエラー訂正機構は実施例によれ
ば、読み取りアドレス信号、書き込みアドレス信号、お
よび書き込むべきワードを供給するメモリコントローラ
（３）と、読み取られたワード中の１フイールドとそれ
に開通するＥＣＣビット（ＡないしＨ）を各々が受は取
ってエラーシンドロームおよびその補数化出力を生成す
るＮ個のパリティチェッカ（ＰｃｔないしＰＣＢ）と、
を含み、下記の（ａ）ないしくｃ）の手段を有すること
を特徴とする： （、）エラーシンドロームおよびその補数化出力を受は
取って。

（ｉ）エラーシンドロームが第１の値にあるビットをｎ
１個または（Ｎ−ｎ１）個含むときにそのうちの１つが
活動化される（Ｎ＋Ｄ）個の訂正制御信号（１６）と。

（…）エラーシンドロームが第１の値にあるビットを（
Ｎ−ｎ１）個もしくはＮ個含むとき、または読み取られ
たワードを反転して再書き込みさせるためにメモリコン
トローラ（３）から反転信号が供給されたときに活動化
される反転制御信号（２０）と。

（迅）エラーシンドロームが第１の値にあるビットを偶
数個（ただしゼロおよびＮを除く）含むときに活動化さ
れる２ビツト・エラー指示信号と。

を出力する論理手段（１４）。

（ｂ）（Ｎ＋Ｄ）個の第１の反転手段（１８）：これら
の各々は、読み取られたワードのうちの１つのビットと
訂正制御信号の１つとを受は取って。

この訂正制御信号が活動状態のとき受信ビットを反転す
る。

（ｅ）　　（Ｎ　＋　Ｄ　）個の第２の反転手段（２２
）：これらの各々は、第１の反転手段の１つの出力信号
と反転制御信号とを受は取って、反転制御信号が活動状
態のとき上記第１の反転手段の出力信号を反転する（し
たがって、第２の反転手段の出力はプロセッサで使用で
きる訂正された読み取りワードを表わし、訂正不能な２
ビツト・エラーは報告されない）。

本発明の作用は、ワードが反転されて記憶されている′
かまたは反転されないで記憶されているかを示す情報が
生成されるエラーシンドローム自身に包含されているこ
とにより、従来必要であった余分なビット（反転に関す
る情報を示すビット）が不要となりしたがってこのビッ
トの検査も不要となることである。実施例でいうと、８
ビツトのエラーシンドロームのうち“１”の個数が３な
らそのワードは反転しないで記憶されていることを示し
くこれと同時に１ビツト・エラーがあるということも示
す）、“ｌ”の個数が５なら反転されて記憶されている
ことを示す（これと同時に１ビツト・エラーがあるとい
うことも示す）、このように本発明によれば、反転に関
する情報を示すビットを独立に検査する必要がないので
従来に比べて効率よくエラーが訂正できるようになる。

Ｅ、実施例 本発明にもとづく方法および装置を用いると、通常すべ
ての単一ビット・エラーを訂正し２ビツト・エラーのす
べての組合せを検出することのできる単純距離４のハミ
ング・コードを使って、メモリ・プレイ内の訂正能力を
拡張することができる。これは、メモリ・アレイ内の障
害数を最小限に抑えるために適当な極性でビットを永続
的に記憶することからなるものである。

第１表 Ｈマトリックス バイト３バイト２バイト１バイトＯＥＣＣビット７６５
４３２１０７６５４３２１０７６５４３２１０７６５４
３２１０　ＡＢＣＤＥＦＧＨフィールド１１１１１１１
１１１１１１．、、、　、、、、、、、、　、、、、、
、、、１．、、、、、。

フィールドｚ　、、、、、、、、　１１１１１１１１　
ｎｉｉ、、、、　、、、、、、、、　、ｔ、、、、、。

フィールド３　、、、、、、、、　、、、、、、、、１
１１１１１１１１１１１．、、、、．１．、、、。

フィールド４１１１１．、、、　、、、、、、、、　、
、、、、、、、１１１１１１１１、、．１．、、、　　
　　　　　’フィールド５、、．１．．１１、、．１．
．１１、、．１．．１１、、．１．．１１、、、．１．
、。

フィールド６、．１．．１．ｌ　、、１．．１．ｌ　、
、１．．１．１、．１．．１．１、、、、．１．。

フィールド？　、１．．１．１．．１．．１．１．．１
．．１．１．．１．．１．１．、、、、、．１゜フィー
ルド８１．、．１１．、１．、．１１．、１．、．１１
．、１．、．１１．、、、、、、、．１メモリに記憶さ
れているＭビット・ワードがＤデータ・ビットすなわち
４個の８ビツト・バイトを含むものと仮定して、本発明
の良好な実施例で使用されるＨマトリックスを上記第１
表に示す。

これらのデータ・ビットは１２ビツトからなる８つのフ
ィールドに分配され、各フィールドのパリティが生成さ
れて、８個のＥＣＣＣＣピットＢ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ
、Ｈが供給される０例えば、ＥＣＣＣＣピット第１フイ
ールドのパリティを表し、ビットＢは第２フイールドの
パリティを表す（以下同様）、シたがってＭは４０、Ｄ
は３２となる。

本発明の良好な実施例では、奇数パリティが使用される
ものと仮定する。すなわち、１度コード化されると、連
関するＥＣＣビットを含む各フィールドは、奇数個の１
（すなわち活動化されたレベル）を含むようになる。

このコードの有利な特徴は、それが透過性でなく、した
がって１度コード化さ九反転されると。

４０ビツト・ワードは反転されたエラー・シンドローム
をもたらす、このエラー・シンドロームは、ワードの読
み取り後にＥＣＣビットをそれと対応するデータ・フィ
ールドと比較して検査することによッテ生成される、Ａ
１、Ｂ２、ｃ３、Ｂ４、Ｂ５．Ｂ６、Ｇ７、Ｈ８の８ビ
ツト構成がら成るものである。すべてのＥＣＣビットが
正しいときは、すべてがｕ　Ｏ”のシンドロームが生成
される。

３個のビットが“１”であるエラー・シンドロームは、
そのワードが１ビツト・エラーを含むことを示す０例え
ばビットＡ１．’Ｂ２、Ｂ５が“′１″であるエラー・
シンドロームは、バイト２のビット４が誤っていること
を示す、偶数である２、４または６個のビットが“１″
であるエラー・シンドロームは、そのワードが２ビツト
・エラーを含むことを示す、下記の第２表を見るとわか
るように、４０ビツト・ワード内の可能な７８０通りの
２ビツト・エラーの組合せによって与えられるすべての
シンドロームは“１”であるビットを偶数１１含むが、
８個のビットが誤゛まっているケースにぶつかることは
なく、２，４、または６ビツトの組合せしか生じない。

第２表は、４０ビツト・ワード内の７８０通りの２ビツ
ト・エラーの組合せによって生成されるシンドロームお
よび各シンドロームの発生数を表したものである。

ψ σ ａ）の啼Ｃｏ（Ｏ啼ψ−■Φ寸■Φ啼ロ寸のぐ寸１ＣＯ
１１ｃＯａ）Ｃｏｃｏ（ＯＱｑＩロー豐■ｗｗｗｗコ　
ζＣ）　雫日−ｗ　１…−（にコ　（に）　（に）　１
喝−１１−１日−（に）　リ　（に）　１日−ζに）　
寸　寸　愕ミー　雫４−　〇先に説明したように８個の
ビットが“１”であるケースは使用されない。

ＥＣＣビットは関連された次のような１２ビツト・フィ
ールド。

０００１０１０１０００１１←パリテイ・ビットが反転
されると５次の構成を与える。

１１１０１０１０１１１０　０←不良パリテイしたがっ
て１反転後は１ビツト・エラーは、３個ではなくて５個
のビットが“１″であるエラー・シンドロームによって
示される。

メモリからあるワードが読み取られたときに生成される
エラー・シンドロームは、そのワードが真の極性で記憶
されているかそれとも反転された極性で記憶されている
かを示し、誤まったビットを検出し訂正するのに次のよ
うにして使用される。

すべてが“０”のシンドロームは、そのワードが正しく
、真の極性で記憶されていることを示す。

すべてが“１”のシンドロームは、そのワードが正しく
１反転された極性で記憶されていることを示す。

３個のビットが“１″であるシンドロームは、そのワー
ドが真の極性で記憶され、１つの１ビツト・エラーを含
み、その位置が検出され、したがってそのビットが反転
によって訂正できることを示す・ ５個のビットが１１１”であるシンドロームは、そのワ
ードが反転された極性で記憶され、１つの１ビツト・エ
ラーを含み、その位置が検出され、したがってそのビッ
トが反転によって訂正できることを示す。

ＮまたはＯ以外の偶数個のビットが１”であるシンドロ
ームは、訂正できない１個の２ビツト・エラーがあるこ
とを示す、２ビツト・エラーを含むワードを反転すると
、所与の条件下で２個のハード・エラーがマスクされる
ことがある。このことは、そのワード中の２つの記憶位
置が０または１でスタックされていると仮定することに
よって例示できる。

たとえば、２つの記憶位置が両方ともゼロ（ＯＯ）にス
タックされているとすると、 （ｉ）記憶すべきパターンがＯＯなら、このパターンは
上記ハードクランプと一致するからエラーなしであり。

（…）記憶すべきパターンが０１または１０なら。

一方のビットが上記ハードクランプと一致するから、１
ビットエラーであり、 （■）記憶すべきパターン１１なら、このパターンは上
記ハードクランプと全く一致しないから。

２ビットエラーとなる。

２つの記憶位置が“１１”または“０１”または“１０
”でスタックされるときも、これと同様である。

最後のケースにぶつかった場合、パターンは反転された
極性で記憶され、そのアドレス内容が更新されない限り
、この特定のワードについて２ビツト・エラーがマスク
される。

第１図の左側は、以下の各ステップからなる書き込みオ
ペレーションの流れ図を示したものである。

ステップＩ−Ｗ：関連するＥＣＣビットとともにデータ
・ビットが、アドレスされたワードロケーションに記憶
される。

ステップｎ−ｗニアドレスされたワードロケーションか
ら書き込まれたパターンを読み戻すことからなる。読み
取り検査が遂行される。

ステップｍ−ｗ：エラー・シンドロームが分析され、エ
ラーがない場合または１個の１ビツト・エラーがある場
合には書込みオペレーションが終了する。

ステップＩＶ−Ｗ：２ビット・エラーが検出された場合
はこのステップに入る。アドレスされたワードロケーシ
ョンに反転されたパターンが書き込まれ、したがってそ
こで何らのオペレーションが遂行されない限りそのメモ
リロケーションにそのワードが反転された極性で記憶さ
れる。

第１図の右側は、以下の各ステップからなる読み取りオ
ペレーションの流れ図を示したものである。

ステップＩ−Ｒニアドレスされたワードがメモリから読
み取られる。

ステップＩＩ−Ｒ：エラー・シンドロームが生成され検
査される。それが１ビツト・エラーを示す場合は、エラ
ーを含むビットが訂正され、エラー・シンドロームがそ
のワードが反転された極性で記憶されたことを示すかそ
れとも真の極性で記憶されたことを示すかに応じて、訂
正されたワードは反転されてまたは反転されずにこのワ
ードを使用するマシン（プロセッサ等）に送られる。エ
ラー・シンドロームがエラーのないことを示す場合、エ
ラー・シンドロームがそのワードが反転された極性で記
憶されているかそれとも真の極性で記憶されているかに
応じて、読み取られたワードは反転されてまたは反転さ
れずにプロセッサ等に送られる。

ステップＩＩＩ　−Ｒ：２ビツト・エラーが検出された
場合、このステップに入る。読み取られたワードは、反
転された極性でメモリに再書き込みされる。これが起こ
るのは次の場合である。

−直前のコード化以降に第２のハード・エラーが発生し
た。

一マスクされていないハード・エラーが存在するときに
、ソフト・エラーが発生した。

−直前のコード化以降に２つのハード・エラーが発生し
た。

ステップＩＶ−Ｒ：こうして反転されたワードが読み取
られる。

ステップＶ−ＲニステップＩＶ−Ｒで読み取られたワー
ドのエラー・シンドロームが生成され検査される。

それが１ビツト・エラーを示す場合、誤りのあるビット
が訂正され、エラー・シンドロームがそのワードが反転
された極性で記憶されたかそれとも真の極性で記憶され
たかに応じて、訂正されたワードは反転されてまたは反
転されずに、プロセッサ等に送られる。エラー・シンド
ロームがエラーのないことを示す場合、エラー・シンド
ロームがそのワードが反転された極性で記憶されてい名
かそれとも真の極性で記憶されているかに応じて、読み
取られたワードは反転されてまたは反転されずにプロセ
ッサ等に送られる。

それがさらに２ビツト・エラーを示すときは、訂正不能
なエラー状態であることを意味すので。

訂正不能エラー状況を報告する。したがってエラー訂正
は機能しない。

これが起こるのは、２つのハード・エラー（そのうちの
１つはマスクされている）と直前のコード化以降に発生
したソフト・エラーとが同時に存在する場合である。こ
の場合は反転後にもなお２つのエラーがある。

したがって、本発明にもとづく方捧は、以下の機能を有
する。

一単一ハード・エラーは必ず訂正される。

−２つのハード・エラーは必ず訂正される。

−１つのソフト・エラーおよび１つのハード・エラーは
必ず訂正される。

−１つのソフト・エラーは必ず訂正される。

−１つのソフト・エラーおよび２つのハード・エラーか
らなるエラー状態の５０％が訂正される。

−２つのソフト・エラーは決して訂正されない。

ソフト・エラーを一掃するためのスクラビング・ルーチ
ンは、メモリの待機中にプロセッサの制御下で実行すべ
きである。ワードは再補数化されないので、正しいパタ
ーンがプロセッサに送られるものの、ソフト・エラーは
除去されない。

以上に説明したコード規則を満たすなら、この方法を任
意のビット長のワードに関するエラー訂正および検出に
拡張することができる。すなわち。

エラー・シンドロームは次のような偶数であるＮ個のビ
ットを含む。

ＥＣＣビットを生成するために調べられるワード・フィ
ールドも偶数個のビットを含む。

真の極性で記憶されたワード中の１ビツト・エラーは第
１の値（本発明の良好な実施例ではパ１”である）にあ
るｎ１個のビットと、上記第１の値にある０２個のビッ
トによって示される。ただし。

ｎｌ＋ｎ２＝Ｎであり、ｎｌとｎ２は異なる数でどちら
も奇数である。

真の極性または反転された極性で記憶されたワード中の
２ビツト・エラーは、第１の値にあるＮおよびゼロ以外
の偶数個のビットを含むエラー・シンドロームによって
示される。

第２図は１本発明にもとづく方法を実施するために使用
されるエラー訂正機構のブロック図を表すものである。

メモリ１は、メモリコントローラ３およびデータ入力レ
ジスタ５によって選択されるワードロケーションで、書
き込みまたは読み取ることができる。メモリコントロー
ラ３は、母線７上にワード・アドレスを出し１選択され
たワードをメモリ１に書き込みまたは選択されたワード
の内容を読み取ってデータ出力レジスタ１２に転送する
ための読み取りコマンドまたは書き込みコマンドをｌ５
１９に出す、このような構成は通常のものなので詳しい
説明は省略する。

エラー訂正・検出機構は、８個のパリティ・チェッカＰ
ＣＩないしＰＣＢを含んでいる。これらのパリティ・チ
ェッカはそれぞれ１つのデータ・ビット・フィールド１
ないし８および関連するＥＣＣＣＣピットいしＨを受は
取る。パリティ・チェッカは、その真数出力端子Ｔで、
良好な実施例では検査されたビットのパリティが正しい
ときｉｔ　Ｏ”レベルとなる信号を生成する。パリティ
・チェッカの補数出力端子■では１反転されたレベルが
生成される。逆にパリティが正しくないときは、パリテ
ィ・チェッカはその真数出力端子で′１”レベルを生成
し、補数出力端子で″０′″レベルを生成する。このよ
うにして、パリティ・チェッカの真数出力端子でエラー
・シンドロームが生成される。

論理回路１４は、パリティ・チェッカＰＣＩないしＰＣ
Ｂの真数出力と補数出力を受は取る。これは、その出力
母線１６上で訂正制御信号を生成し、読み取られたワー
ドの各ビット毎に１つの訂正制御信号を生成させる。１
ビツト・エラーが検出された場合、すなわち記憶されて
いるワードの極性に応じてエラー・シンドロームの３個
または５個のビットが′″１”である場合、訂正制御信
号が母線１６の１本の線上で活動化され、その結果第１
表に示したＨマトリックスにもとづいてエラー・シンド
ローム中の３個または５個のビットが“１”であること
によって示されるエラー・ビットが訂正される。

データ出力レジスタ１２に含まれる読み取られたワード
が、ＸＯＲ回路のアセンブリ１８に送られる。このアセ
ンブリ中の各ＸＯＲ回路は、その第１の入力端子で４０
ビツト・ワードの１ビツトを受は取り、第２入力端子で
第１入力端子に印加されたビットを訂正するための訂正
制御信号を母線１６から受は取る。ＸＯＲ回路の第２入
力端子のエラー訂正信号が活動状態（ハイ・レベル）の
とき、このＸＯＲ回路の出力信号のレベルは、その第１
入力端子の信号レベルを反転したものとなる。こうして
、１ビツト・エラーが検出された場合、ＸＯＲ回路アセ
ンブリ１８の出力端子は訂正済みの読み取りワードを供
給する。

論理回路１４は、線２０上に反転制御信号を出力する。

アドレスされたロケーションがそのワードの反転された
値を含む場合、この信号は活動レベル（ハイ・レベル）
にセットされる。ＸＯＲ回路アセンブリ１８の出力が、
第２のＸＯＲ回路アセンブリ２２中のＸＯＲ回路の第１
の入力端子に送られ１反転制御信号がそれらの第２入力
端子に送られて、エラー・シンドロームか５個または８
個の１″を含む場合、読み取られたワードを反転させる
。ＸＯＲアセンブリ２２の出力は母線２４を経てプロセ
ッサに伝送され、メモリコントローラ３からのデータ作
動可能線２５が活動状態のとき、すなわち２ビツト・エ
ラー状況が２３を経てメモリコントローラ３に報告され
なかったとき。

読み取られた正しいワードとして使用される。アセンブ
リ２２の出力もメモリコントローラ３に印加されて、反
転されたビット・パターンがメモリ１に再書き込みされ
、第１図に関して説明したステップ■−Ｗまたはステッ
プｍ−Ｒが遂行される。

論理回路１４は、線２３上に２ビツト・エラーが検出さ
れていることを示す信号を出す、この信号は、エラー・
シンドロームが１′１”にあるビットを偶数である２、
４または６個含むとき、活動レベルになる。この２ビツ
ト・エラー指示信号がメモリコントローラ３に送られて
、対応するメモリロケーションに反転されたビット値で
再書き込みさせ、またはエラー訂正が機能しないという
ことを示す。

第３図は、良好な実施例で使用できる特定の論理回路１
４を表すものである。それぞれＥＣＣＣＣピットいしＨ
を含むフィールド１ないし８から生成される、エラー・
シンドローム・ビットＡｌ。

Ｂ２、Ｃ３，Ｂ４．Ｈ５、Ｈ６、Ｇ７、Ｈ８はパリティ
・チェッカの真数出力端子Ｔ１ないしＴ８に出力され、
それらの補数出力は補数出力１１ないしＨ８に出力され
る。

３１のようなＮＡＮＤゲート構成を４０個含むアセンブ
リ３０が、特定の真数出力端子Ｔ１ないしＴ８および補
数出力端チェ１ないしＨ８に適切に接続され、母線１６
の線上に訂正制御信号を出力する。ここでは、アセンブ
リ３０中でバイト１のビット７の訂正制御信号を生成で
きるＮＡＮＤゲート構成３１のみが示しである。他のＮ
ＡＮＤゲート構成も同様であり、パリティ・チェッカＰ
ＣＩないしＰＣＢの適切な出力端子に接続され。

第１表に示したＨマトリックスにもとづいてエラー・シ
ンドローム・ビットを生成する。

各ＮＡＮＤゲート構成３１は、３個のＮＡＮＤゲート３
３．３５．３６を含んでいる。

ＮＡＮＤゲート３３は出力端子１１．Ｔ２、Ｔ３．１４
、Ｈ５、Ｈ６，Ｈ７、Ｔ８に接続されている。したがっ
て、そのワードが真の極性で記憶され、バイト１のビッ
ト７が誤っている場合、ＮＡＮＤゲート３３の出力端子
の信号レベルはロー・レベルである。バイト１のビット
７がそのワード中の他のビット同様に正しい場合は、Ｎ
ＡＮＤゲート３３の出力はハイ・レベルになる。２個以
上のビットが誤まっている場合は、ＮＡＮＤゲート３３
の出力もハイ・レベルとなる。そのワードが反転された
極性で記憶されているときは、ＮＡＮＤゲート３３の出
力は全ての場合においてハイ・レベルとなる。

ＮＡＮＤゲート３５は、パリティ・チェッカＰＣ工ない
しＰＣＢの出力端子Ｔ１、工２、Ｈ３゜Ｔ４．Ｔ５．Ｔ
６、Ｔ７、Ｈ８に接続されている。

したがって、そのワードが反転された極性で記憶されて
おり、バイト１のビット７が誤まっている場合、ＮＡＮ
Ｄゲート３５の出力端子の信号レベルはロー・レベルで
ある。バイト１のビット７がそのワード中の他のビット
と同様に正しい場合、ＮＡＮＤゲートの出力はハイ・レ
ベルになる。２個以上のビットが誤まっている場合は、
ＮＡＮＤゲート３５の出力もハイ・レベルになる。その
ワードが真の極性で記憶されているときは、ＮＡＮＤゲ
ート３５の出力は全ての場合においてハイ・レベルとな
る。

ＮＡＮＤゲート３３および３５の出力端子はＮＡＮＤゲ
ート３６に接続されている。このＮＡＮＤゲート３６は
その出力端子で反転制御信号を生成する。この信号はバ
イト１のビット７が誤まっているとき活動状態であるハ
イ・レベルとなる。

他のすべての場合には、この信号は非活動状態のロー・
レベルとなる。

ＮＡＮＤゲート３８は、パリティ・チェッカの出力端子
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６゜Ｔ７、Ｔ８に接
続されて−おり、したがってエラー・シンドロームがす
べて１１１　ＩＴのときは（すなわち読み取られるワー
ドを反転すべき場合）、このゲートの出力レベルはロー
・レベルとなる。

ＮＡＮＤゲート４０の入力端子は、アセンブリ３０の各
回路中のＮＡＮＤゲート３５の出力端子およびＮＡＮＤ
ゲート３８の出力端子およびメモリコントローラ３から
の線２６に接続されており、その出力端子に反転制御信
号を生成する。この信号は、ＮＡＮＤゲート３８．３５
の出力レベルがロー・レベルのときハイ・レベルとなり
、ＸＯＲアセンブリ２２によってプロセッサに送られる
ワードの反転を制御する。線２６はロー・レベルのとき
活動状態となり、読み取られたパターンをアセンブリ２
２によって反転させてメモリコントローラ３に転送し、
第１図に関して説明したように書き込みオペレーション
または読み取りオペレーションのステップ■−■または
ステップＩＩＩ−Ｒを遂行するため、メモリ１に再書き
込みさせる。

２ビツト・エラー状況は、ＮＡＮＤゲート３８．４２．
４４およびパリティ・チェッカ４６によって生成される
。ＮＡＮＤゲート４２の入力端子は、パリティ・チェッ
カＰＣＩないしＰＣＢの補数出力端子１１ないしＩ８に
接続されている。したがって、エラー・シンドロームが
すべて′０”のとき、ＮＡＮＤゲート４２の出力はロー
・レベルであり、少くとも１個の１”ビットを含むとき
はハイ・レベルとなる。

パリティ・チェッカ４６は、エラー・シンドロームが“
１”にあるビットを偶数個含むときハイ・レベルになる
出力信号を生成する。ＮＡＮＤゲート４４の入力端子は
、ＮＡＮＤゲート４２．３８の出力端子およびパリティ
・チェッカ４６の出力端子に接続されている。したがっ
て、ＮＡＮＤゲート４４は、下記の条件が充たされると
き活動状態ロー・レベルの出力信号を生成する。

（ａ）エラー・シンドローム中の偶数個のビット″１”
である。

（ｂ）　　“０″であるビットの数が８ではない。

（Ｃ）　　“１”であるビットの数が８ではない。

上記の条件（ｂ）および（ｃ）は、エラーがないことを
示す。

２ビツト・エラー状況は、線２３上を介してメモリ３に
報告される。線２３はエラー訂正プロセスが機能しない
ことを示すか又は線２６を活動化することによって反転
極性でのワードの再書き込みを制御するかを示すのに使
用される。エラー訂正プロセスが機能しない場合（すな
わち訂正不能エラー状況が報告される場合）は、第２図
のデータ作動可能線２５が非活動状態になり、プロセッ
サは送られてきたデータ・ビットを無視する。

Ｆ０発明の詳細 な説明したように本発明によれば、データが反転さ九て
記憶さ・れているかまたは反転されないで記憶されてい
るかを検査する必要がないので、従来に比べて効率よく
メモリを利用することができるようになる。

【図面の簡単な説明】

第１図は、本発明の方法にもとづ〈実施例において遂行
される書き込みオペレーションおよび読み取りオペレー
ションを説明する流れ図、第２図は、本発明を実現する
エラー訂正機構の実施例を示す図、 第３図は、第２図の論理回路１４の詳細を示す図である
。 出願人　　インターナショナル・ビジネス・マシーンズ
Φコーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 詭取り７番仄みオペレーション 第１図

Claims (1)

1. 【特許請求の範囲】 Ｎ個（ただしＮは偶数）のＥＣＣビットを含むワードか
   らＮビットのエラーシンドロームが生成され、該エラー
   シンドロームは１ビットエラーを示すのに第１の値にあ
   るｎ１個のビットを含むかまたは２ビットエラーを示す
   のにゼロまたはＮ以外の偶数個のビットを含み、前記ｎ
   １が奇数であるようなメモリにおけるエラー訂正方法で
   あつて、（ａ）アドレスされたワードを読み取るステッ
   プと、（ｂ）エラーシンドロームを生成するステップと
   、（ｃ）読み取られたワードがエラーを含まないかまた
   は１ビットエラーを含むということをエラーシンドロー
   ムが示す場合は読み取りオペレーションを終了して、 （イ）エラーシンドロームが前記第１の値にあるビット
   を含まないときは何ら処理をせず、（ロ）エラーシンド
   ロームが前記第１の値にあるビットをＮ個含むときは読
   み取られたワードを反転し、 （ハ）エラーシンドロームが前記第１の値にあるビット
   をｎ１個含むときは読み取られたワードを訂正し、 （ニ）エラーシンドロームが前記第１の値にあるビット
   を（Ｎ−ｎ１）個含むときは読み取られたワードを訂正
   しおよび反転する、 ステップと、 （ｄ）エラーシンドロームが２ビットエラーを示す場合
   は読み取られたワードを反転して再書き込みするステッ
   プと、 （ｅ）反転されたワードを読み取つてそのエラーシンド
   ロームを生成するステップと、 （ｆ）ステップ（ｅ）で生成されたエラーシンドローム
   が２ビットエラーを示す場合は訂正不能エラー状況を報
   告するステップと、 （ｇ）ステップ（ｅ）で生成されたエラーシンドローム
   がエラーなしまたは１ビットエラーを示す場合は読み取
   りオペレーションを終了して、 （イ）エラーシンドロームが前記第１の値にあるビット
   を含まないときは何ら処理をせず、（ロ）エラーシンド
   ロームが前記第１の値にあるビットをＮ個含むときは読
   み取られたワードを反転し、 （ハ）エラーシンドロームが前記第１の値にあるビット
   をｎ１個含むときは読み取られたワードを訂正し、 （ニ）エラーシンドロームが前記第１の値にあるビット
   を（Ｎ−ｎ１）個含むときは読み取られたワードを訂正
   しおよび反転する、 ステップと、 を遂行することによつてメモリからワードを読み取るよ
   うにしたことを特徴とするエラー訂正方法。