JPS63200239A - 誤り訂正方式 - Google Patents
誤り訂正方式Info
- Publication number
- JPS63200239A JPS63200239A JP62032153A JP3215387A JPS63200239A JP S63200239 A JPS63200239 A JP S63200239A JP 62032153 A JP62032153 A JP 62032153A JP 3215387 A JP3215387 A JP 3215387A JP S63200239 A JPS63200239 A JP S63200239A
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- data
- frame
- write
- end flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 17
- 208000011580 syndromic disease Diseases 0.000 abstract description 6
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000012790 confirmation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(g梁上の利用分野)
本発明は誤り=11方式に係り、特にmビット(mは2
以上の自然数)からなるディジタル信号を1ワードとし
て、nワード(nは2以上の自然数)からなるデータワ
ードに誤り訂正符号(例えば、符号間距館をdとするリ
ード・ソロモン符号を用いたパリティ)を付加したフレ
ーム単位のデジタル信号を記録媒体に記録し、これを再
生する時の誤り訂正方式に関する。
以上の自然数)からなるディジタル信号を1ワードとし
て、nワード(nは2以上の自然数)からなるデータワ
ードに誤り訂正符号(例えば、符号間距館をdとするリ
ード・ソロモン符号を用いたパリティ)を付加したフレ
ーム単位のデジタル信号を記録媒体に記録し、これを再
生する時の誤り訂正方式に関する。
(従来の技術)
mビット(mは2以上の自然数)からなるディジタル信
号を1ワードとして、nワード(nは2以上の自然数)
からなるデータワードに誤り訂正符号(パリティ)を付
加したフレーム皇位のデジタル信号を、一旦メモリに書
き込み、再度データをメモリから読み出し、前記のデー
タワードに付加された誤り訂正符号によるシンドローム
it l及び誤り訂正を行なう誤り訂正方式では、従来
、入力データをある一定量メモリに書き込み、計算を開
始するという方式が一般的である。
号を1ワードとして、nワード(nは2以上の自然数)
からなるデータワードに誤り訂正符号(パリティ)を付
加したフレーム皇位のデジタル信号を、一旦メモリに書
き込み、再度データをメモリから読み出し、前記のデー
タワードに付加された誤り訂正符号によるシンドローム
it l及び誤り訂正を行なう誤り訂正方式では、従来
、入力データをある一定量メモリに書き込み、計算を開
始するという方式が一般的である。
また一方、1フレーム分の入力データ潰伝送時間と1フ
レーム分のデータのシンドローム519及び誤り訂正の
時間とを比較した場合、シンド0−ムπ1惇及び誤り訂
正の時間の方が遥かに短い。
レーム分のデータのシンドローム519及び誤り訂正の
時間とを比較した場合、シンド0−ムπ1惇及び誤り訂
正の時間の方が遥かに短い。
(発明が解決しようとする問題点)
従って、Kフレーム(Kは2以上の自然数)よりなるブ
ロックの誤り訂正を行なう場合、1つのブロックのうち
、引算に追い付けないフレームまでも入力データを書き
込んだ後に、占う箇を開始しなければならず、更に、そ
のための時間制御の回路が必要になる。
ロックの誤り訂正を行なう場合、1つのブロックのうち
、引算に追い付けないフレームまでも入力データを書き
込んだ後に、占う箇を開始しなければならず、更に、そ
のための時間制御の回路が必要になる。
また、時間を制御して誤り訂正を開始させる場合には、
訂正に誤ったデータ(入力される前のデータ)を使用し
ないように、ある程度の時間的余裕を必要とするため、
誤り訂正を開始するタイミングが遅くなり、全体として
誤り訂正に使用する時間が少なくなるといった問題点が
ある。
訂正に誤ったデータ(入力される前のデータ)を使用し
ないように、ある程度の時間的余裕を必要とするため、
誤り訂正を開始するタイミングが遅くなり、全体として
誤り訂正に使用する時間が少なくなるといった問題点が
ある。
更にまた、誤り訂正用の開始信号を使用するため、その
ための回路及び信号線が必要になるといった問題点があ
る。
ための回路及び信号線が必要になるといった問題点があ
る。
そこで、本発明は上記した従来の技術の問題点を解決し
た誤り訂正方式を提供することを目的とする。
た誤り訂正方式を提供することを目的とする。
(問題点を解決するための手段)
本発明は上記の目的を達成するために、mビット(mは
2以上の自然数)からなるディジタル信号を1ワードと
して、nワード(nは2以上の自然数)からなるデータ
ワードに誤り訂正符号を付加したフレーム単位のデジタ
ル信号の誤り訂正方式であって、まず114記データワ
ードをメモリに書き込み、1フレーム分のデータワード
の山き込みが終了した後、書き込み終了フラグを発生し
、この書き込み終了フラグをTIl認した後、再度デー
タを前記メモリから読み出して誤り訂正のための計算を
行なうようにしたことを特徴とする誤り訂正方式を提供
するものである。
2以上の自然数)からなるディジタル信号を1ワードと
して、nワード(nは2以上の自然数)からなるデータ
ワードに誤り訂正符号を付加したフレーム単位のデジタ
ル信号の誤り訂正方式であって、まず114記データワ
ードをメモリに書き込み、1フレーム分のデータワード
の山き込みが終了した後、書き込み終了フラグを発生し
、この書き込み終了フラグをTIl認した後、再度デー
タを前記メモリから読み出して誤り訂正のための計算を
行なうようにしたことを特徴とする誤り訂正方式を提供
するものである。
(作 用)
上記した構成の誤り訂正方式においては、1フレーム分
のデータワードの潟き込みが終了すると、書き込み終了
フラグが発生され、これが確認されて誤り訂正のための
h1鋒が行なわれる。
のデータワードの潟き込みが終了すると、書き込み終了
フラグが発生され、これが確認されて誤り訂正のための
h1鋒が行なわれる。
(実 施 例)
本発明になる誤り訂正方式の一実施例について、以下に
図面と共に説明する。
図面と共に説明する。
mビット(mは2以上の自然数)を1単位とし、この一
単位からなるディジタル信号を1ワードとして、nワー
ド(nは2以上の自然数)からなるデータワードに誤り
訂正符号を付加したものを1フレームとする。そして、
第2図に示すように、Kフレーム(Kは2以上の自然数
)よりなり、各方向にパリティA、Bがあり、パリティ
Aをデータnワードとし、更に、このパリティ八に対す
る誤り訂正符号としてパリティCを付加し、積符号の型
式になったものを1ブロツクとする。
単位からなるディジタル信号を1ワードとして、nワー
ド(nは2以上の自然数)からなるデータワードに誤り
訂正符号を付加したものを1フレームとする。そして、
第2図に示すように、Kフレーム(Kは2以上の自然数
)よりなり、各方向にパリティA、Bがあり、パリティ
Aをデータnワードとし、更に、このパリティ八に対す
る誤り訂正符号としてパリティCを付加し、積符号の型
式になったものを1ブロツクとする。
例えば、第3図に示すように、1ブロツクが、C1方向
では(61,56) 、 C2方向では(59,54)
のシステムにおいては、実際にメモリにこのブロックを
割り付けると、アドレスとしては第4図に示すようにな
り、使用されない部分がある。
では(61,56) 、 C2方向では(59,54)
のシステムにおいては、実際にメモリにこのブロックを
割り付けると、アドレスとしては第4図に示すようにな
り、使用されない部分がある。
なお、同図中、PはC1方向のパリティを示し、QはC
2方向のパリティを示し、pOもパリティを示す。そし
て、Dはデータを示す。
2方向のパリティを示し、pOもパリティを示す。そし
て、Dはデータを示す。
第1図に示すブロック系統図において、1はデータ書ぎ
込み部、2はメモリ、3は誤り訂正部である。なお、M
ckはマスタクロックであり、5DATA、Sckはそ
れぞれシリアルデータ、シリアルクロックであって、再
生されたR F 仁’?’;をディジタル信号に変換し
、史に変換されたディジタル信号をクロックとデータと
に分211シた復の信号である。
込み部、2はメモリ、3は誤り訂正部である。なお、M
ckはマスタクロックであり、5DATA、Sckはそ
れぞれシリアルデータ、シリアルクロックであって、再
生されたR F 仁’?’;をディジタル信号に変換し
、史に変換されたディジタル信号をクロックとデータと
に分211シた復の信号である。
データ書き込み部1は、1フレーム分のデータワードを
全てメモリ2に書き込んだ後、書き込み終了フラグを発
生し、このデータ書き込み終了フラグを第4図のアドレ
スの(Q置(003E)に書き込む。そして、順次、各
フレームのデータワードをメモリ2に占き込lνだ後、
;qき込み終了フラグを発生し、このデータ♂さ込み終
了フラグを第4図のアドレスの位fiff(003E、
013E、・・・。
全てメモリ2に書き込んだ後、書き込み終了フラグを発
生し、このデータ書き込み終了フラグを第4図のアドレ
スの(Q置(003E)に書き込む。そして、順次、各
フレームのデータワードをメモリ2に占き込lνだ後、
;qき込み終了フラグを発生し、このデータ♂さ込み終
了フラグを第4図のアドレスの位fiff(003E、
013E、・・・。
393E、3Δ3E)に書き込む。
また、誤り訂正部3は、まず、初期動作状態(電源を入
力した直後の状@)として、データ出き込み終了フラグ
が占き込まれるメモリのアドレスの位置を全てクリアし
て、フラグが1つらJlかれていない状態にし、データ
書き込み部1から発生される最初の1フレームの書き込
み終了フラグ(第4図中のアドレス;003E)が入力
されるのを待つ。
力した直後の状@)として、データ出き込み終了フラグ
が占き込まれるメモリのアドレスの位置を全てクリアし
て、フラグが1つらJlかれていない状態にし、データ
書き込み部1から発生される最初の1フレームの書き込
み終了フラグ(第4図中のアドレス;003E)が入力
されるのを待つ。
そして、データワードの最初の1フレーム分のデータワ
ードの書き込みが終了した後、誤り訂正部3で占ぎ込み
終了フラグをl認することによって、シンドローム、Y
l i 、誤り検出、誤り訂正を行ない。全ての作業が
終了した後、今、誤り訂正を行なったフレームのよき込
み終了フラグをクリアし、上位6ビツト側のアドレスカ
ウンタをインクリメン1−(増分)して、次のフレーム
の占き込み終了フラグが入力されるのを持つ。
ードの書き込みが終了した後、誤り訂正部3で占ぎ込み
終了フラグをl認することによって、シンドローム、Y
l i 、誤り検出、誤り訂正を行ない。全ての作業が
終了した後、今、誤り訂正を行なったフレームのよき込
み終了フラグをクリアし、上位6ビツト側のアドレスカ
ウンタをインクリメン1−(増分)して、次のフレーム
の占き込み終了フラグが入力されるのを持つ。
この動作を繰り返すことにより、1フレーム分のデータ
入力が終了した後、各フレーム毎に書き込み終了フラグ
をIKI C&することによって、シンドローム計ζン
、誤り検出、誤り訂正を行なうので、誤り訂正の開始ま
でのオーバヘッド(時間)を少なくでき、全体として誤
り訂正に使用できる時間が増加する。
入力が終了した後、各フレーム毎に書き込み終了フラグ
をIKI C&することによって、シンドローム計ζン
、誤り検出、誤り訂正を行なうので、誤り訂正の開始ま
でのオーバヘッド(時間)を少なくでき、全体として誤
り訂正に使用できる時間が増加する。
なお、第5図には従来の誤り訂正方式と本発明の誤り訂
正方式との誤り訂正時間を比較したものを示す。
正方式との誤り訂正時間を比較したものを示す。
これによって、誤り訂正用の間始信8を必要とすること
なく、誤り訂正を実行することができる。
なく、誤り訂正を実行することができる。
(発明の効果)
以上の如く、本発明になる誤り訂正方式によれば、誤り
訂正に使用できる時間が増加でき、また、誤り訂正を行
なうための4免を開始づる時間を制御する回路や誤り1
正用の開始信号を使用するための回路及び信号線が必要
なくなるといった特長を有する。
訂正に使用できる時間が増加でき、また、誤り訂正を行
なうための4免を開始づる時間を制御する回路や誤り1
正用の開始信号を使用するための回路及び信号線が必要
なくなるといった特長を有する。
第1図は本発明方式を適用する誤り口止のためのブロッ
ク系統図、第2図及び第3図は本発明方式に適用する誤
り訂正用ブロックを示す図、第4図は第3図の誤り訂正
用ブロックにアドレスを割り付けた図、第5図は従来の
誤りh〕正方式と本発明の誤り訂正方式との誤り訂正時
間を比較して示す図である。 1・・・データ書き込み部、2・・・メモリ、3・・・
誤り訂正部。 走 リ の 辛 2 図
ク系統図、第2図及び第3図は本発明方式に適用する誤
り訂正用ブロックを示す図、第4図は第3図の誤り訂正
用ブロックにアドレスを割り付けた図、第5図は従来の
誤りh〕正方式と本発明の誤り訂正方式との誤り訂正時
間を比較して示す図である。 1・・・データ書き込み部、2・・・メモリ、3・・・
誤り訂正部。 走 リ の 辛 2 図
Claims (1)
- 【特許請求の範囲】 mビット(mは2以上の自然数)からなるディジタル信
号を1ワードとして、nワード(nは2以上の自然数)
からなるデータワードに誤り訂正符号を付加したフレー
ム単位のデジタル信号の誤り訂正方式であつて、 まず前記データワードをメモリに書き込み、1フレーム
分のデータワードの書き込みが終了した後、書き込み終
了フラグを発生し、この書き込み終了フラグを確認した
後、再度データを前記メモリから読み出して誤り訂正の
ための計算を行なうようにしたことを特徴とする誤り訂
正方式。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62032153A JPS63200239A (ja) | 1987-02-14 | 1987-02-14 | 誤り訂正方式 |
GB8803435A GB2201067B (en) | 1987-02-14 | 1988-02-15 | Method and apparatus for error correction |
US07/156,511 US4885750A (en) | 1987-02-14 | 1988-02-16 | Method and apparatus for error correction |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62032153A JPS63200239A (ja) | 1987-02-14 | 1987-02-14 | 誤り訂正方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63200239A true JPS63200239A (ja) | 1988-08-18 |
Family
ID=12350969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62032153A Pending JPS63200239A (ja) | 1987-02-14 | 1987-02-14 | 誤り訂正方式 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4885750A (ja) |
JP (1) | JPS63200239A (ja) |
GB (1) | GB2201067B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2870843B2 (ja) * | 1989-08-31 | 1999-03-17 | ソニー株式会社 | 情報伝送装置 |
WO1996031952A1 (en) * | 1995-04-03 | 1996-10-10 | Matsushita Electric Industrial Co., Ltd. | Data transmission system, data recording and reproducing apparatus and recording medium each having data structure of error correcting code |
US5978958A (en) | 1995-04-03 | 1999-11-02 | Matsushita Electric Industrial Co., Ltd. | Data transmission system, data recording and reproducing apparatus and recording medium each having data structure of error correcting code |
JP3663043B2 (ja) * | 1997-12-25 | 2005-06-22 | 三洋電機株式会社 | マイクロコンピュータの書き込み終了の判別方法 |
GB0304015D0 (en) * | 2003-02-21 | 2003-03-26 | Macrovision Europ Ltd | Copy protection for applications |
JP2005259305A (ja) * | 2004-03-15 | 2005-09-22 | Ricoh Co Ltd | 情報記録方法、情報記録装置、及び情報記録媒体 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1774588B2 (de) * | 1968-07-22 | 1973-01-25 | Verfahren und schaltungsanordnung zur eingabe von binaer codierten nachrichtenzeichen in einen speicher | |
JPS5381036A (en) * | 1976-12-27 | 1978-07-18 | Hitachi Ltd | Error correction-detection system |
US4377862A (en) * | 1978-12-06 | 1983-03-22 | The Boeing Company | Method of error control in asynchronous communications |
JPS55147052A (en) * | 1979-05-04 | 1980-11-15 | Victor Co Of Japan Ltd | Signal transmission system |
US4359771A (en) * | 1980-07-25 | 1982-11-16 | Honeywell Information Systems Inc. | Method and apparatus for testing and verifying the operation of error control apparatus within a memory |
US4477842A (en) * | 1981-04-20 | 1984-10-16 | Victor Company Of Japan, Ltd. | Data reproducing circuit |
DE3134831A1 (de) * | 1981-09-03 | 1983-03-10 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | System zur uebertragung digitaler informationssignale |
JPS5856209A (ja) * | 1981-09-30 | 1983-04-02 | Hitachi Ltd | 誤り検出訂正処理装置 |
JPS60130947A (ja) * | 1983-12-20 | 1985-07-12 | Fujitsu Ltd | 通話路同期接続方式 |
DE3482509D1 (de) * | 1984-12-28 | 1990-07-19 | Ibm | Geraet zum korrigieren von fehlern in speichern. |
JP2569478B2 (ja) * | 1986-02-19 | 1997-01-08 | ソニー株式会社 | デ−タ記録装置 |
-
1987
- 1987-02-14 JP JP62032153A patent/JPS63200239A/ja active Pending
-
1988
- 1988-02-15 GB GB8803435A patent/GB2201067B/en not_active Expired - Fee Related
- 1988-02-16 US US07/156,511 patent/US4885750A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB2201067B (en) | 1991-09-18 |
GB8803435D0 (en) | 1988-03-16 |
GB2201067A (en) | 1988-08-17 |
US4885750A (en) | 1989-12-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH10107649A (ja) | 符号誤り訂正/検出デコーダ | |
JPH0320832B2 (ja) | ||
JPS63200239A (ja) | 誤り訂正方式 | |
JPS62298970A (ja) | シ−ケンシャルバッファ装置 | |
KR100189531B1 (ko) | Cd-rom 드라이브에 있어서 섹터 데이타 디코딩방법 및 회로 | |
JP7103162B2 (ja) | 演算処理装置及び演算処理装置の制御方法 | |
JPS6288044A (ja) | メモリ制御方式 | |
JPH11259238A (ja) | 信号処理装置 | |
US5440571A (en) | Circuit of addressing a memory buffer for error correction in a digital audio tape recorder | |
JPS63285778A (ja) | ディスク記録方法 | |
JPH0363973A (ja) | 誤り訂正装置 | |
JPH0241058B2 (ja) | ||
JP2981275B2 (ja) | プログラマブルコントローラ | |
JPS61274426A (ja) | エラ−訂正方法 | |
JPS63269233A (ja) | 誤り検出・訂正回路 | |
JPS6041151A (ja) | メモリエラ−訂正方式 | |
JPS6069759A (ja) | デイスクキヤツシユメモリ制御方式 | |
JPH033255B2 (ja) | ||
JPS5872263A (ja) | デ−タ訂正装置 | |
JPS63259877A (ja) | 光デイスク信号処理装置 | |
JPH0298758A (ja) | マイクロプログラム制御装置 | |
JPS635778B2 (ja) | ||
JPH01268227A (ja) | 誤り訂正装置 | |
JPS6148054A (ja) | 情報処理装置 | |
JP2006119830A (ja) | 記憶装置、データ処理システムおよび記憶制御方法 |