JPH01268227A - 誤り訂正装置 - Google Patents
誤り訂正装置Info
- Publication number
- JPH01268227A JPH01268227A JP9458788A JP9458788A JPH01268227A JP H01268227 A JPH01268227 A JP H01268227A JP 9458788 A JP9458788 A JP 9458788A JP 9458788 A JP9458788 A JP 9458788A JP H01268227 A JPH01268227 A JP H01268227A
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- JP
- Japan
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- section
- error correction
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- interface section
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 25
- 230000003287 optical effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、上位機器および下位機器間でデータの書き込
みおよび読み出しを行う際に、誤り訂正符号の付加およ
びこの誤り訂正符号に基づく誤り訂正を行う誤り訂正装
置に関する。
みおよび読み出しを行う際に、誤り訂正符号の付加およ
びこの誤り訂正符号に基づく誤り訂正を行う誤り訂正装
置に関する。
第２図は、従来の誤り訂正装置を示すブロック図である
。
。
この誤り訂正装置は、ホストコンピュータなどの上位機
器に接続される第１のインターフェイス部１と光デイス
ク装置などの下位機器に接続される第２のインターフェ
イス部２とを有し、両インターフェイス部１および２間
には誤り訂正を行う訂正部３が設けられている。また、
インターフェイス部１および訂正部３を接続するバス上
には、制御部４、ＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏｒ
ｙ Ａｃｃｅｓｓ ） ５およびメモリ６がそれぞれ接
続されている。また、訂正部３にはメモリ７が接続され
ている。
器に接続される第１のインターフェイス部１と光デイス
ク装置などの下位機器に接続される第２のインターフェ
イス部２とを有し、両インターフェイス部１および２間
には誤り訂正を行う訂正部３が設けられている。また、
インターフェイス部１および訂正部３を接続するバス上
には、制御部４、ＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏｒ
ｙ Ａｃｃｅｓｓ ） ５およびメモリ６がそれぞれ接
続されている。また、訂正部３にはメモリ７が接続され
ている。
このような構成において、ホストコンピュータ（上位機
器）から光デイスク装置（下位機器）にデータを書き込
む際は、まず、全書き込みデータをインターフェイス部
１を介してメモリ６に書き込み、次いで、１セクタ分の
データづつメモリ６からメモリ７に転送し、この転送し
たメモリ７内のデータに訂正部３で生成した誤り訂正符
号を付加し、インターフェイス部２を介して光デイスク
装置に転送する。
器）から光デイスク装置（下位機器）にデータを書き込
む際は、まず、全書き込みデータをインターフェイス部
１を介してメモリ６に書き込み、次いで、１セクタ分の
データづつメモリ６からメモリ７に転送し、この転送し
たメモリ７内のデータに訂正部３で生成した誤り訂正符
号を付加し、インターフェイス部２を介して光デイスク
装置に転送する。
したがって、この従来例ではメモリ６おはびメモリ７の
２種類のバッファメモリを必要とし、構成が複雑になる
とともに装置内でのデータ転送回数が多くなり、制御の
複雑化および処理時間の遅延化を招くという問題点があ
った。
２種類のバッファメモリを必要とし、構成が複雑になる
とともに装置内でのデータ転送回数が多くなり、制御の
複雑化および処理時間の遅延化を招くという問題点があ
った。
本発明は、簡素な構成を有し、処理時間の短縮された誤
り訂正装置を提供することを目的とする。
り訂正装置を提供することを目的とする。
本発明は、上記の目的を達成させるために、上位機器に
接続される第１のインターフェイス部と下位機器に接続
される第２のインターフェイス部とを有し、これら両イ
ンターフェイス部を結ぶバス上に、制御部とデータ転送
用のバッファメモリ部と誤り訂正符号の付加および誤り
訂正符号に基づき誤り訂正を行う訂正部とを設けたこと
を特徴とする。
接続される第１のインターフェイス部と下位機器に接続
される第２のインターフェイス部とを有し、これら両イ
ンターフェイス部を結ぶバス上に、制御部とデータ転送
用のバッファメモリ部と誤り訂正符号の付加および誤り
訂正符号に基づき誤り訂正を行う訂正部とを設けたこと
を特徴とする。
以下、本発明の実施例を図面を参照しながら詳細に説明
する。
する。
第１図は、本発明による誤り訂正装置の一実施例を示す
ブロック図で、上位機器としてのホストコンピュータに
接続される第１のインターフェイス部１と下位機器とし
ての光デイスク装置に接続される第２のインターフェイ
ス部２とを有し、両インターフェイス部１および２間を
接続するバス上には、訂正部３、制御部４およびバッフ
ァメモリ６がそれぞれ接続されている。また、訂正部３
の内部にはＤＭＡ５が設けられている。
ブロック図で、上位機器としてのホストコンピュータに
接続される第１のインターフェイス部１と下位機器とし
ての光デイスク装置に接続される第２のインターフェイ
ス部２とを有し、両インターフェイス部１および２間を
接続するバス上には、訂正部３、制御部４およびバッフ
ァメモリ６がそれぞれ接続されている。また、訂正部３
の内部にはＤＭＡ５が設けられている。
このような構成において、ホストコンピュータ（上位機
器）から光デイスク装置（下位機器）にデータを書き込
む際は、まず、ホストコンピユー゛りから誤り訂正装置
に書き込みコマンドを送る。
器）から光デイスク装置（下位機器）にデータを書き込
む際は、まず、ホストコンピユー゛りから誤り訂正装置
に書き込みコマンドを送る。
このコマンドはインターフェイス部７１を介して制御部
４に送られ、制御部４はこの書き込みコマンドを解釈し
てディスク装置に制御信号を送出し、訂正部３にデータ
転送指令を出す。次いで、ホストコンピュータから２セ
クタ分のデータをインターフェイス部１を介してメモリ
６に書き込む。この制御は訂正部３内のＤＭＡ５で行う
。
４に送られ、制御部４はこの書き込みコマンドを解釈し
てディスク装置に制御信号を送出し、訂正部３にデータ
転送指令を出す。次いで、ホストコンピュータから２セ
クタ分のデータをインターフェイス部１を介してメモリ
６に書き込む。この制御は訂正部３内のＤＭＡ５で行う
。
訂正部３がディスク装置からセクタ検出信号を受けると
、メモリ６のデータをインターフェイス部２を介してデ
ィスク装置へ出力する。このとき、同じデータを訂正部
３へ人力して誤り訂正符号の生成を行う。■セクタ分の
データをメモリ６から出力し終ると、この誤り訂正符号
をインターフェイス部２を介してディスク装置に出力す
る。残り１セクタ分のデータおよびその誤り訂正符号も
同様にして出力される。
、メモリ６のデータをインターフェイス部２を介してデ
ィスク装置へ出力する。このとき、同じデータを訂正部
３へ人力して誤り訂正符号の生成を行う。■セクタ分の
データをメモリ６から出力し終ると、この誤り訂正符号
をインターフェイス部２を介してディスク装置に出力す
る。残り１セクタ分のデータおよびその誤り訂正符号も
同様にして出力される。
次に、光デイスク装置（下位機器）からホストコンピュ
ータ（上位機器）にデータを読み出す際は、まず、ホス
トコンピュータから誤り訂正装置に読み出しコマンドを
送る。このコマンドはインターフェイス部１を介して制
御部４に送られ、制御部４はこの書き込みコマンドを解
釈してディスク装置に制御信号を送出するとともに訂正
部３にデータ転送の指令を出す。
ータ（上位機器）にデータを読み出す際は、まず、ホス
トコンピュータから誤り訂正装置に読み出しコマンドを
送る。このコマンドはインターフェイス部１を介して制
御部４に送られ、制御部４はこの書き込みコマンドを解
釈してディスク装置に制御信号を送出するとともに訂正
部３にデータ転送の指令を出す。
ディスク装置から読み出されたｌセクタ分のデータは、
インターフェイス部２を介してメモリ６に転送される。
インターフェイス部２を介してメモリ６に転送される。
このデータは同時に訂正部３へ入力されて誤り訂正符号
により誤り位置と誤りパターンからメモリ６内のデータ
を訂正する。
により誤り位置と誤りパターンからメモリ６内のデータ
を訂正する。
このようにして２セクタ分のデータがメモリ６に読み出
されて訂正されると、インターフェイス部ｌを介してホ
ストコンピュータに送出される。
されて訂正されると、インターフェイス部ｌを介してホ
ストコンピュータに送出される。
本発明による誤り訂正装置によれば、上位機器に接続さ
れる第１のインターフェイス部と下位機器に接続される
第２のインターフェイス部とを結ぶバス上にバッファメ
モリ部を設けるようにした。
れる第１のインターフェイス部と下位機器に接続される
第２のインターフェイス部とを結ぶバス上にバッファメ
モリ部を設けるようにした。
ので、１つのバッファメモリで済み、構成が簡素化され
るとともに、装置内でのデータ転送回数が少なくなり処
理速度の高速化が可能となる。
るとともに、装置内でのデータ転送回数が少なくなり処
理速度の高速化が可能となる。
第１図は、本発明による誤り訂正装置の−実施例を示す
ブロック図、 第２図は、従来の誤り訂正装置を示すブロック図である
。 １・第１のインターフェイス部、２・・・第２のインタ
ーフェイス部、３・・・訂正部、４・・・制御部、６・
・・・ハンファメモリ部。
ブロック図、 第２図は、従来の誤り訂正装置を示すブロック図である
。 １・第１のインターフェイス部、２・・・第２のインタ
ーフェイス部、３・・・訂正部、４・・・制御部、６・
・・・ハンファメモリ部。
Claims (1)
- 上位機器に接続される第１のインターフェイス部と下位
機器に接続される第２のインターフェイス部とを有し、
これら両インターフェイス部を結ぶバス上に、制御部と
データ転送用のバッファメモリ部と誤り訂正符号の付加
および誤り訂正符号に基づき誤り訂正を行う訂正部とを
設けたことを特徴とする誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9458788A JPH01268227A (ja) | 1988-04-19 | 1988-04-19 | 誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9458788A JPH01268227A (ja) | 1988-04-19 | 1988-04-19 | 誤り訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268227A true JPH01268227A (ja) | 1989-10-25 |
Family
ID=14114408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9458788A Pending JPH01268227A (ja) | 1988-04-19 | 1988-04-19 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184270A (ja) * | 1999-11-03 | 2001-07-06 | Hewlett Packard Co <Hp> | 誤り訂正アルゴリズムによるユニバーサル・シリアル・バス上の等時性転送方法 |
-
1988
- 1988-04-19 JP JP9458788A patent/JPH01268227A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184270A (ja) * | 1999-11-03 | 2001-07-06 | Hewlett Packard Co <Hp> | 誤り訂正アルゴリズムによるユニバーサル・シリアル・バス上の等時性転送方法 |
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