KR100390120B1 - 신호 처리 장치 - Google Patents

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KR100390120B1
KR100390120B1 KR10-2001-7005702A KR20017005702A KR100390120B1 KR 100390120 B1 KR100390120 B1 KR 100390120B1 KR 20017005702 A KR20017005702 A KR 20017005702A KR 100390120 B1 KR100390120 B1 KR 100390120B1
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

메모리 제어 블럭(15), 오류 정정 블럭(16), 호스트 I/F 블럭(17) 등의 각 블럭사이에서 데이터를 전송하기 위한 블럭간 데이터 버스(18)의 버스 폭을 32 비트 폭으로 하고, 버퍼 메모리(12)와 메모리 제어 블럭(15)사이에서 데이터를 전송하기 위한 메모리 데이터 버스(19)의 버스 폭을 64 비트 폭으로 함으로써, 버퍼 메모리(12)로의 액세스는 64 비트 단위로 실행하는 한편, 각각의 블럭 처리는 그 내의 32 비트 단위로 실행한다. 이것에 의해, 블럭간 데이터 버스(18)에 있어서 전송되는 32 비트 데이터는 항상 유효한 데이터로 되어, 시스템내의 각 블럭으로부터 버퍼 메모리(12)로의 액세스 속도의 고속화를 도모할 수 있다.

Description

신호 처리 장치{SIGNAL PROCESSOR}
메모리를 포함하는 신호 처리 LSI로서 CD-ROM 등에 대해서 도 5, 도 6을 이용하여 설명한다. 도 5에 있어서, 참조 부호 (11)는 CD-ROM 등의 기록 매체, 참조 부호 (12)는 데이터를 기억하는 버퍼 메모리, 참조 부호 (13)는 호스트 컴퓨터, 참조 부호 (14)는 기록 매체(11)로부터의 데이터를 취입하는 디코더 블럭, 참조 부호 (15)는 각 블럭으로부터의 메모리 액세스 요구를 조정하여 메모리로 액세스하는 메모리 제어 블럭, 참조 번호 (16)는 버퍼 메모리(12)에 저장된 데이터에 오류가 있으면 정정하는 오류 정정 블럭, 참조 부호 (17)는 버퍼 메모리(12)에 저장되어 있는 데이터를 호스트 컴퓨터(13)에 전송하기 위한 호스트 I/F 블럭, 참조 부호 (18)는 각 블럭과 메모리 제어 블럭(15) 사이에서 데이터를 전송하기 위한 16 비트 폭의 블럭간 데이터 버스, 참조 부호 (19)는 버퍼 메모리(12)와 메모리 제어 블럭(15) 사이에서 데이터를 전송하기 위한 16 비트 폭의 메모리 데이터 버스이다.
다음에, 신호 처리를 기록 매체(11)로부터 버퍼 메모리(12)로의 전송의, 버퍼링 처리, 오류 정정 처리, 정정후의 데이터의 호스트 전송 처리로 나누어 설명한다.
(1) 버퍼링 처리
기록 매체(11)에는 CD-ROM 데이터가 소정의 데이터 단위로 인터리브(interleave)되어 기록되어 있다. 프레임은 1176 워드(워드=16 비트)의 데이터로 구성되어 있고, 기록 매체(11)로부터 판독된 데이터는 시리얼 데이터로서 디코더 블럭(14)에 입력된다. 디코더 블럭(14)에서는 프레임 동기 신호를 검출하여 시리얼/패러렐 변환을 실행한 후, 프레임 동기 신호를 제외하는 1170 워드의 데이터를,16 비트 폭의 블럭간 데이터 버스(18)를 거쳐서 메모리 제어 블럭(15)에 전송한다. 메모리 제어 블럭(15)은 수신한 데이터를 16 비트 폭의 메모리 데이터 버스(19)를 거쳐서 버퍼 메모리(12)에 기입한다.
(2) 오류 정정 처리
버퍼 메모리(12)에 1 프레임분의 데이터가 저장된 후, 오류 정정 블럭(16)은 블럭간 데이터 버스(18), 메모리 제어 블럭(15), 메모리 데이터 버스(19)를 거쳐서, 버퍼 메모리(12)로 액세스함으로써, 1 프레임분의 오류 정정 처리를 실행한다.
(3) 호스트 전송 처리
적어도 1 프레임분의 데이터에 대한 오류 정정 처리가 완료된 후, 호스트 I/F 블럭(17)은 메모리 데이터 버스(19), 메모리 제어 블럭(15), 블럭간 데이터 버스(18)를 거쳐서 버퍼 메모리(12)로부터 데이터를 판독하여, 호스트 컴퓨터(13)에전송한다.
상기 버퍼링, 오류 정정, 호스트 전송은, 도 6의 (a), (b), (c)의 각각에 도시하는 바와 같이, 파이프라인 제어에 의해서 처리되고 있기 때문에, 버퍼링, 오류 정정 처리는 1 프레임 시간내에 1 프레임분의 처리를 완료할 필요가 한다. 그러나, 호스트 전송에 대해서는, 반드시 1 프레임 시간내에 1 프레임분의 처리를 완료할 필요가 있는 것이 아니라, 도 6의 (c)는, 호스트 전송의 경우에는, 도면중에 나타내는 타이밍으로 해당하는 프레임의 데이터의 전송이 가능하게 되는 것을 나타내고 있다.
도 4는 CD-ROM의 논리 포맷을 나타내는 것으로, 프레임 동기 신호를 제외하는 1 프레임분의 데이터 구성을 나타내고 있고, 또한, CD-ROM에서는 1 프레임 2352 바이트중 6 ×2 바이트의 프레임 동기 신호를 제외하는 2340 바이트의 데이터를 우수(偶數) 바이트와 기수(奇數) 바이트인 것으로 분할하여, 각각 독립된 1170 바이트의 데이터의 집합에 대해서 오류 정정 처리를 행하고 있다.
도 4에 있어서, 1 프레임분 2340 바이트의 데이터를 0∼1169의 워드 번호(1 워드=16 비트)에 대응지어 나타내고 있다. CD-ROM에 있어서는, 오류 정정 부호 P 패리티(parity)와 Q 패리티가 부가되어 있고, 도 4에 도시하는 바와 같이 P 패리티를 이용한 오류 정정 처리는 0 워드째, 43 워드째, …라고 하는 것과 같이, 43 워드 간격의 데이터를 이용하여 행해지고, Q 패리티를 이용한 오류 정정 처리는 0워드째, 44워드째, …라고 하는 것과 같이, 44 워드 간격의 데이터를 이용하여 행해진다.
이와 같이, 종래의 신호 처리 장치를 이용하여, 버퍼 메모리(12)의 메모리 데이터 버스 폭을 확장해서 오류 정정 처리 속도의 향상을 목표로 하면, 버퍼 메모리(12)로의 종래의 데이터 저장 방법에서는 오류 정정을 위한 메모리 액세스를 효율적으로 실행할 수 없다는 문제가 있었다.
이하 상술하면, 여기서 버퍼 메모리(12)의 메모리 데이터 버스 폭을 확장하는 것에 의해 오류 정정 처리 속도를 향상시키는 것을 생각하면, 기록 매체(11)로부터 판독된 데이터를 순서대로 버퍼 메모리(12)에 저장했다면, 즉 도 4의 CD-ROM 논리 포맷으로의 저장을 행했다면, 버퍼 메모리(12)의 메모리 데이터 버스 폭이 16 비트를 초과하여, 예컨대 64 비트가 된 경우, 오류 정정을 위한 메모리 액세스를 효율적으로 실행할 수 없게 된다.
도 4로 설명하면, P 패리티를 이용한 오류 정정의 경우는, 32 비트 버스(18)에 의한 버퍼 메모리(12)로의 액세스에 의해서 처음에 워드 번호 0000과 0001이, 다음에 워드 번호 0042와 0043이라는 순서로, 총 64 비트의 데이터가 판독되지만, 43 워드 간격의 데이터를 계산에 이용하기 위해서, 워드 번호 0000, 0043의 데이터만 계산되고, 워드 번호 0001, 0042의 32 비트 데이터는 사용되지 않는다. Q 패리티를 이용한 오류 정정시도 마찬가지로, 처음에 워드 번호 0000, 0001, 다음에 워드 번호 0044, 0045의 순서로, 총 64 비트의 데이터를 판독하고, 44 워드 간격의 데이터를 계산에 이용하기 위해서, 워드 번호 000O, 0044의 데이터만이 처리되고, 워드 번호 0001, 0045의 32 비트 데이터는 사용되지 않는다.
발명의 개시
본 발명의 청구의 범위 제 1 항에 기재된 신호 처리 장치는, 제 1 버스 폭을 갖는 메모리 데이터 버스에 접속된 버퍼 메모리에 대해서, 복수의 블럭으로부터 메모리 제어 블럭을 거쳐서 액세스를 실행하여, 데이터의 판독을 행하는 신호 처리 장치에 있어서, 상기 메모리 데이터 버스를 거쳐서 상기 버퍼 메모리로의 데이터 기록, 및 버퍼 메모리로부터의, 해당 버퍼 메모리에 축적된 데이터의 판독을 행하는 메모리 제어 블럭과, 상기 제 1 버스 폭보다도 좁은 제 2 버스 폭을 갖고, 상기 데이터를 상기 복수의 블럭과 상기 메모리 제어 블럭사이에서 전송하는 블럭간 데이터 버스를 구비하되, 상기 메모리 제어 블럭은, 상기 버퍼 메모리로부터의 데이터의 판독을 실행하는 경우, 상기 메모리 데이터 버스상의 데이터를 상기 블럭간 데이터 버스에 재배치하고, 상기 버퍼 메모리로의 데이터의 기입을 행하는 경우에는, 상기 블럭간 데이터 버스상의 데이터를 상기 메모리 데이터 버스에 재배치하는 것을 특징으로 한 것으로, 메모리 액세스 회수를 줄여, 버퍼 메모리에 대해서 고속의 액세스를 실행하여, 메모리 액세스의 효율화를 실현할 수 있고, 또한 회로 규모도 억제할 수 있다.
다음에 청구의 범위 제 2 항에 기재된 신호 처리 장치는, 청구의 범위 제 1 항의 신호 처리 장치에 있어서, 상기 메모리 제어 블럭을 거쳐서 상기 버퍼 메모리에 접속되고, 상기 버퍼 메모리에 보존된, 적어도 2 프레임분의 데이터의 오류 정정 처리를 동시에 실행하는 오류 정정 블럭을 구비한 것을 특징으로 한 것으로, 버퍼 메모리에 보존된 복수 프레임분의 데이터를 동시에 오류 정정 처리하는 것에 의해, 쓸데없는 메모리 액세스를 줄일 수 있다.
다음에 청구의 범위 제 3 항에 기재된 신호 처리 장치는, 청구의 범위 제 1 항의 신호 처리 장치에 있어서, 상기 메모리 제어 블럭은, 기록 매체로부터 소정의 워드수로 이루어지는 연속하는 N 프레임의 데이터를 버퍼 메모리에 저장할 때에, 제 1 프레임 데이터를 N-1 워드 걸러서 상기 버퍼 메모리에 저장하고, 제 2 프레임 데이터를 N-1 워드 걸러서 상기 제 1 프레임 데이터에 인접하여 저장하며, 이하 순차적으로 제 N 프레임 데이터를 N-1 워드 걸러서 제 N-1 프레임 데이터에 인접하여 저장하는 것이며, 상기 버퍼 메모리에는 다른 프레임의 N 개의 워드 데이터가 연속하여 저장되는 것을 특징으로 한 것으로, 버퍼 메모리로의 버스 폭을 크게 하여 메모리 액세스 회수를 삭감해서, 버퍼 메모리로의 액세스의 효율화를 실현할 수 있다.
본 발명은 컴퓨터의 외부 메모리 등에 적용할 수 있는 기록 재생시의 신호 처리 장치에 관한 것으로, 특히 메모리로의 액세스의 효율화를 도모한 것이다.
도 1은 본 발명의 실시예에 있어서의 신호 처리 장치의 블럭도,
도 2는 본 발명의 실시예에 있어서의 신호 처리 장치의 파이프라인 제어를 설명하기 위한 도면,
도 3은 본 발명의 실시예에 있어서의 신호 처리 장치의 버퍼 메모리로의 데이터 저장 포맷을 모식적으로 설명하기 위한 도면,
도 4는 종래의 CD-ROM 논리 포맷을 설명하기 위한 도면,
도 5는 종래의 신호 처리 장치의 블럭도,
도 6은 종래의 신호 처리 장치의 파이프라인 제어를 설명하기 위한 도면이다.
발명을 실시하기 위한 최선의 형태
(실시예 1)
이하에, 본 발명의 청구의 범위 제 1 항에 기재된 발명의 실시예에 대해서 도 1 내지 도 3을 이용하여 설명한다.
도 1에 있어서, 기본 구성은 종래의 장치와 동일하지만, 메모리 제어 블럭(15), 오류 정정 블럭(16), 호스트 I/F 블럭(17) 등의 각 블럭사이에서 데이터를 전송하기 위한 블럭간 데이터 버스(18)의 버스 폭을 32 비트 폭으로 하고, 또한, 버퍼 메모리(12)와 메모리 제어 블럭(15)사이에서 데이터를 전송하기 위한 메모리 데이터 버스(19)의 버스 폭을 64 비트 폭으로 한 점이 다른 점이다.
도 3에 도시하는 바와 같이 연속하는 2 프레임("even" 프레임과 "odd" 프레임)분의 데이터를 동일한 워드 번호의 데이터가 이웃하도록 버퍼 메모리(12)에 저장한다. 이러한 메모리 저장 형식으로 하는 것에 의해, 오류 정정시에 있어서의 효율이 좋은 메모리 액세스를 실현할 수 있다. 신호 처리 장치로서의, (1) 버퍼링 처리, (2) 오류 정정 처리, (3) 호스트 전송 처리의 동작을 이하에 설명한다.
(1) 버퍼링 처리
기록 매체(11)로부터 판독된 시리얼 데이터는 디코더 블럭(14)에 수신된다. 디코더 블럭(14)은 수신한 데이터를 시리얼/패러렐 변환하여, 32 비트 폭의 블럭간데이터 버스(18)를 거쳐서, 메모리 제어 블럭(15)에 전송한다. 또한, 디코더 블럭(14)은 액세스하는 버퍼 메모리(12)의 어드레스 정보도 메모리 제어 블럭(15)에 전송한다. 메모리 제어 블럭(15)에서는, 디코더 블럭(14)으로부터 송신된 어드레스 정보를 바탕으로, 도 3의 저장 포맷에 일치하도록 버퍼 메모리(12)에 데이터를 저장한다. 구체적으로는, 디코더 블럭(14)으로부터 송신된 동일한 프레임의 연속하는 2워드 데이터의 워드와 워드 사이를 1 워드분 비우고, 여기에 별도의 프레임의 동일한 워드 번호의 워드 데이터를 저장하도록 하여, 32 비트 데이터를 64 비트 폭의 메모리 데이터 버스(19)에 재배치해서 버퍼 메모리(12)에 기입한다.
(2) 오류 정정 처리
버퍼 메모리(12)에 2 프레임분의 데이터(4680 바이트)가 저장된 후, 오류 정정 블럭(16)은 버퍼 메모리(12)로부터 데이터를 판독하기 위한 어드레스 정보를 메모리 제어 블럭(15)에 전송한다. 메모리 제어 블럭(15)은, 오류 정정 블럭(16)으로부터 송신되어 온 어드레스 정보를 바탕으로, 64 비트 폭의 메모리 데이터 버스(19)를 거쳐서, 버퍼 메모리(12)로부터 데이터를 판독하여, 도 3에 나타내는 동일한 워드 번호를 갖는 "even" 프레임과 "odd" 프레임의 합계 2워드의 데이터를 블럭간 데이터 버스(18)에 재배치해서 오류 정정 블럭(16)에 전송한다. 오류 정정 블럭(16)에서는 바이트 단위로 오류 정정 처리가 행해진다. 즉, 메모리 제어 블럭(15)으로부터 판독된 데이터는, 4개의 신드롬(syndrome) 계산기에 입력되어, 병렬로 처리된다. 각각의 신드롬 계산 결과로부터 오류의 위치와 패턴을 계산하고, 오류가 있으면 오류 정정 블럭(16)은 메모리 제어 블럭(15)에 어드레스 정보를전송함과 동시에, 오류 패턴 정보를 블럭간 데이터 버스(18)를 거쳐서 전송한다. 메모리 제어 블럭(15)은 오류 정정 블럭(16)으로부터 수신한 어드레스 정보를 바탕으로, 버퍼 메모리(12)로부터 메모리 데이터 버스(19)를 거쳐서 데이터를 판독해서, 오류 패턴 정보에 의해서 데이터를 정정하고, 메모리 데이터 버스(19)를 거쳐서 버퍼 메모리(12)에 데이터를 기입한다.
도 2는 본 실시예에 있어서의 파이프라인 제어를 설명하는 도면이지만, 본 실시예에서는 파이프라인 제어는 2 프레임 단위로 실행하기 때문에, 도 2b, 도 2c의 각각에 나타내는 바와 같이, 오류 정정은, 동일 도 2a에 나타내는 2 프레임의 버퍼링을 종료한 후에, 호스트 전송은, 동일 도 2b에 나타내는 2 프레임의 정정 처리후에 행해진다. 이와 같이, 2 프레임마다 32 비트 단위로 각 블럭 처리를 행하는 것에 의해, 액세스 효율을 향상할 수 있는 것이다.
보다 상술하면, 도 3에 있어서, P 패리티의 정정 처리시에는, 연속하는 0 프레임과 1 프레임째의, 각각 2워드의 64 비트씩, 버퍼 메모리(12)를 액세스하고, 그 중 0 프레임과 1 프레임째의 제 0 워드의 32 비트만의 정정 처리를 행하며, 다음에, 0 프레임과 1 프레임째의 제 43 워드의 32 비트의 정정 처리를 실행해 간다.
Q 패리티의 정정 처리도 마찬가지로, 연속하는 0 프레임과 1 프레임째의, 각각 2워드의 64 비트씩, 버퍼 메모리(12)를 액세스하고, 그 중 0 프레임과 1 프레임째의 제 0 워드의 32 비트의 정정 처리를 행하며, 다음에, 0 프레임과 1 프레임째의 제 44 워드의 32 비트의 정정 처리를 행한다. 즉, 버퍼 메모리(12)로부터 64 비트 단위로 데이터를 판독해 가지만, 그 중, 32 비트 단위로 정정 처리를 행해 가는 것에 의해, 메모리 액세스 회수를 감소시켜, 메모리 액세스의 효율화를 도모하는 것이다.
또, 상기에서는, 전술한 2 프레임 데이터를 1 워드 걸러서 버퍼 메모리(12)로 저장하는 버퍼링 처리를 행하는 경우를 설명한 것으로, 이 경우는, 2 프레임의 데이터가 동시에 오류 정정 처리되는 것으로 되지만, 버퍼 메모리(12)로 저장하는 프레임 수로서는 N-1 워드 걸러서 버퍼링하는 것에 의해 N 프레임의 데이터를 저장하도록 하더라도 좋고, 이 경우에는, N 프레임 데이터에 대하여 동시에 오류 정정 처리가 행해지게 되는 것은 분명하다.
(3) 호스트 전송 처리
각 2 프레임분의 데이터에 대한 오류 정정 처리가 완료된 후, 호스트 I/F 블럭(17)은 버퍼 메모리(12)에 액세스하기 위한 어드레스 정보를 메모리 제어 블럭(15)에 전송한다. 메모리 제어 블럭(15)은 호스트 I/F 블럭(17)으로부터 송신되어 온 어드레스 정보를 바탕으로, 버퍼 메모리(12)로부터 64 비트 폭의 메모리 데이터 버스(19)를 거쳐서 데이터를 판독한다. 메모리 제어 블럭(15)은 판독한 4워드 데이터중 동일한 프레임의 연속하는 워드 번호의 2워드 데이터씩을 32 비트 폭의 블럭간 데이터 버스(18)에 재배치하여 호스트 I/F 블럭(17)에 전송한다. 호스트 I/F 블럭(17)은 수신한 데이터를 호스트 컴퓨터(13)에 전송한다.
이러한 구성을 드는 것에 따라, 버퍼 메모리(12)로의 액세스는 64 비트 단위로 실행하지만, 그 내의 32 비트 단위로 각각의 블럭 처리를 행하는 것에 의해, 블럭간 데이터 버스(18)에 있어서 전송되는 32 비트 데이터는 항상 유효한 데이터로되기 때문에, 오류 정정 처리의 효율을 저하시키는 일없이, 시스템내에서의 각 블럭으로부터 버퍼 메모리(12)로의 액세스 속도를 고속화할 수 있다.
본 발명은 컴퓨터의 외부 메모리 등에 적용할 수 있는 기록 재생시의 신호 처리 장치에 관한 것으로, 특히, 메모리로의 액세스 속도의 향상을 도모하고, 또한 신호 처리 장치 전체의 처리 속도의 향상을 도모하는 것이다.

Claims (3)

  1. 제 1 버스 폭을 갖는 메모리 데이터 버스에 접속된 버퍼 메모리에 대해서, 복수의 블럭으로부터 메모리 제어 블럭을 거쳐서 액세스를 실행하여, 데이터의 판독을 행하는 신호 처리 장치에 있어서,
    상기 메모리 데이터 버스를 거쳐서 상기 버퍼 메모리로의 데이터 기록, 및 버퍼 메모리로부터의, 상기 버퍼 메모리에 축적된 데이터의 판독을 행하는 메모리 제어 블럭과,
    상기 제 1 버스 폭보다도 좁은 제 2 버스 폭을 갖고, 상기 데이터를 상기 복수의 블럭과 상기 메모리 제어 블럭사이에서 전송하는 블럭간 데이터 버스
    를 구비하되,
    상기 메모리 제어 블럭은, 상기 버퍼 메모리로부터의 데이터의 판독을 행하는 경우, 상기 메모리 데이터 버스상의 데이터를 상기 블럭간 데이터 버스에 재배치하고, 상기 버퍼 메모리로의 데이터의 기입을 행하는 경우에는, 상기 블럭간 데이터 버스상의 데이터를 상기 메모리 데이터 버스에 재배치하는 것
    을 특징으로 하는 신호 처리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 제어 블럭을 거쳐서 상기 버퍼 메모리에 접속되고, 상기 버퍼메모리에 보존된, 적어도 2 프레임분의 데이터의 오류 정정 처리를 동시에 실행하는 오류 정정 블럭을 구비하는 것을 특징으로 하는 신호 처리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 제어 블럭은, 기록 매체로부터 소정의 워드수로 이루어지는 연속하는 N 프레임의 데이터를 버퍼 메모리에 저장할 때에, 제 1 프레임 데이터를 N-1 워드 걸러서 상기 버퍼 메모리에 저장하고, 제 2 프레임 데이터를 N-1 워드 걸러서 상기 제 1 프레임 데이터에 인접하여 저장하며, 이하 순차적으로 제 N 프레임 데이터를 N-1 워드 걸러서 제 N-1 프레임 데이터에 인접하여 저장하는 것이며,
    상기 버퍼 메모리에는 상이한 프레임의 N 개의 워드 데이터가 연속하여 저장되는 것을 특징으로 하는 신호 처리 장치.
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