JPH04195234A - データ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ 異なるバス幅の装置におけるデータ転送方式に関し、 遅延時間を最小とすることができるようにしたデータ転
送方式を提供することを目的とし、複数のバンクを有す
るメモリとＭＰＵの間に設けたバス変換回路によりバス
変換を行って異なるバス幅間でブロックを複数のロング
ワードに分割してデータ転送を行うデータ転送方式にお
いて、前記ＭＰＵか前記ブロックの先頭アドレスを変え
たときは前記バンクからまたは前記バンクへのデータ転
送順序を指定の順序に並び換える並び換え手段を設けて
、前記メモリと前記ＭＰＵの間でブロックデータ転送を
行うように構成する。

［産業上の利用分野］ 本発明は、異なるバス幅の装置におけるデータ転送方式
に関する。

近年のコンピュータシステムにおいては、さまざまな転
送バス幅の装置が混在しており、一つのシステムで異な
るバス幅の装置を同時に利用しなければならなくなって
きている。

このため、バス変換などにおけるアクセス時間の遅延が
問題となっている。したがって、データの転送をできる
たけ効率良く行い、むだをなくすことにより、遅延時間
を最小にすることが求められている。

［従来の技術］ 従来の異なるバス幅間でのブロック転送におけるデータ
転送方式の例を第６図に示す。

第６図において、２は複数のバンク０，１を有するメモ
リ、３はバス変換を行うバス変換回路、４はデータのリ
ード、ライトを指令するＭＰＵ。

５はメモリ３とバス変換回路３を接続する８バイト幅の
バス、６はＭＰＵ４とバス変換回路３を接続する４バイ
ト幅のバスを、それぞれ示す。

なお、バンク０には偶数アドレスが、バンク１には奇数
アドレスが、それぞれ格納されている。

ブロック転送において、バス変換回路３は、リード時に
はメモリ２からの８バイトバス幅転送データを４バイト
幅転送データに変換し、ＭＰＵ４に転送する。ライト時
にはＭＰＵ４からの４バイト幅転送データを８バイト幅
転送データに変換し、メモリ２に転送する。

この装置において、メモリ２のブロックサイズを１６バ
イトとし、これを４つのロングワードに分割して転送す
る場合の例を説明する。

例えば、ＭＰＵ４が先頭アドレス“ｍ”の１６バイトの
１ブロツクデータのリードをアクセスしたとき、メモリ
２はバス５にバンク０から“ｍ”。

“ｍ＋８″、バンク１から“ｍ＋４”、　“ｍ＋１２”
の順にデータを転送する。

バス変換回路３はこれを受けて、ＭＰＵ４に“ｍ”、　
“ｍ　＋　４″、“ｍ＋８”、　“ｍ＋１２”の順にデ
ータを転送する（第７図、参照）。

次に、ＭＰＵ４が先頭アドレス“ｍ＋４”の１６バイト
のリードをアクセスにする場合には、バス変換回路３は
ＭＰＵに“ｍ＋４”、　　”ｍ＋８”。

“ｍ＋１２”、　“ｍ”の順にデータを転送しなければ
ならない。

しかしながら、メモリ２は、前述したように、バンク０
から“ｍ”、　“ｍ＋８”、バンク１から“ｍ＋４”、
　“ｍ＋１２”の順にデータを転送するので、バス変換
回路３がＭＰＵ４に“ｍ＋４”。

“ｍ＋８”、　“ｍ＋１２”９　“ｍ”の順にデータを
転送するには一度“ｍ”のデータをバス変換回路３内に
記憶しておかなければならない（第８図、参照）。

［発明が解決しようとする課題］ このようなデータ転送方式にあっては、ブロックの先頭
アドレスｍ以外の所からアクセスしたときは、データを
一度バス変換回路内に記憶しなければならないので時間
がかかってしまうという問題点があった。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、遅延時間を最小とすることができるように
したデータ転送方式を提供することを目的としている。

Ｕ課題を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、２は複数のバンク０．１を有するメモ
リ、４はＭＰＵ、３はバス変換を行うバス変換回路、１
１は前記ＭＰＵ４が前記ブロックの先頭アドレスを変え
たときは前記バンク０．１からまたは前記バンク０．１
へのデータ転送順序を指定の順序に並び換える並び換え
手段である。

［作用］ 本発明においては、ブロック転送時に並び換え手段によ
り転送順序を並び換えることにより効率良くデータ転送
を行う。

例えば、先頭アドレスｍ＋１の１６バイトのリードアク
セスのときは、メモリ側で並び換え手段により、一方の
バンクからの転送順序を“ｍ”。

“ｍ＋８′″から“ｍ＋８”、　“ｍ”に並びかえる。

これによりバス変換回路はデータを一時記憶することな
しに、メモリから送られてきた順に、すなわち、“ｍ＋
４”、　　“ｍ　＋　８”、　“ｍ＋１２”。

“ｍ”の顧にＭＰＵにデータを転送すれば良い。

したがって、バス変換回路内にデータを一時記憶する必
要がなく、最小の遅延時間でデータを転送することがで
き、アクセス速度の向上を図ることができる。

［実施例コ 以下、本発明の実施例を図面に基づいて説明する。

第２図〜第５図は本発明の一実施例を示す図である。

第２図において、２はメモリであり、メモリ２は複数の
バンク帆　１を有している。バンク０には偶数アドレス
が、バンク１には奇数アドレスが格納される。ここでは
、メモリ２のブロックサイズを１６バイトとし、これを
４つのロングワード（４バイト）に分割して転送する。

したがって、例えばＭＰＵ４が先頭アドレスｍの１６バ
イトのリードをアクセスしたときは、バンク０から“ｍ
”、　“ｍ＋８″、バンク１から“ｍ　＋４”、　″ｍ
ｍ＋１２の順でデータを転送する。

メモリ２とバス変換回路３は８バイト幅のバス５を介し
て接続され、バス変換回路３とＭＦ）Ｕ４は４バイト幅
のバス６を介して接続されており、バス変換回路３のバ
ス変換によりデータをＭＰＵ４からメモリ２にライトし
、また、データをメモリ２からリードしてＭＰＬ″４に
転送する。

バス変換回路３は、第３図に示すように、後述するアド
レスＡＣ）２をカウントする２進カウンタ７と、２進カ
ウンタ７の出力が入力するインバータ８と、インバータ
８の出力によりバンク０からのデータを送出するドライ
バ９と、２進カウンタ７の出力よりバンク１からのデー
タを送出するドライバ１０を有している。

メモリ２内であって、バス変換回路３とバンク０．１の
間には並び換え回路（並び換え手段）１１が設けられて
いる。並び換え回路１１は、バンク０，１から、または
バンク０．１へのデータの転送順序を並び換える。

並び換え回路１１は、第４図に示すように、ＭＰＵ４側
からのアドレスＡＯ３，ＡＯ２が入力するイクスクルシ
ブオア回路１２と、イクスクルシブオア回路１２の出力
をカウントする２進カウンタ１３と、アドレスＡＯ３を
カウントする２進カウンタ１４を有している。２進カウ
ンタ１３の出力であるアドレスＡＯ３および０に固定さ
れたアドレスＡＯ２はバンク０に、２進カウンタ１４の
出力であるアドレスＡＯ３および１に固定されたアドレ
スＡＯ２はバンク１に、それぞれ出力される。

先頭アドレスｍは、アドレスＡＯ３が０、アドレスＡＯ
２が０のとき、先頭アドレスｍ＋４は、アドレスＡＯ３
が０、アドレスＡＯ２が１のとき、先頭アドレスｍ＋８
は、アドレスＡＯ３が１、アドレスＡＯ２が０のとき、
先頭アドレスｍ＋１２は、アドレスＡＯ３が１、アドレ
スＡＯ２が１のとき、それぞれアクセスすることができ
るようにしである。なお、ＭＰＵ４側からのアドレスＡ
３１〜ＡＯ４はバンク０，１にそれぞれ出力される。

次に動作を説明する。

まず、先頭アドレスｍのリードアクセスから説明する。

先頭アドレスｍのときは、アドレスＡＯ３か０、アドレ
スＡＯ２が０であるので、イクスクルシブオア回路１２
の出力は、０となり、２進カウンタ１３の出力も０であ
る。したがって、アドレスＡ０３は０１アドレスＡＯ２
は０であり、バンク０よりｍのデータが出力される。一
方、アドレスＡ０３は０であるから、２進カウンタ１４
の出力は０である。したがって、アドレスＡＯ３は０、
アドレスＡＯ２は１であるので、バンク１よりｍ＋４の
データが出力される。

アドレスＡＯ３が０から１になると、２進カウンタ１３
の出力は１になり、アドレスＡＯ３が１、アドレスＡＯ
２が０となるので、バンク０からｍ＋８のデータがで出
力される。一方、アドレスＡ０３が１となったので、２
進カウンタ１４の出力は１となり、アドレスＡＯ３が１
、アドレスＡ０２が１となるので、バンク１よりｍ＋１
２のデータが出力される。

このように先頭アドレスｍのときは、ます、初めにバン
ク０からｍのデータが、バンク１からはｍ＋４のデータ
が出力される。このとき、アドレスＡＯ２はＯであるの
で、バス変換回路３のドライバ９かオンとなり、まず、
初めにｍのデータかバンク０よりＭＰＵ４に送られ、次
に、２進カウンタ７の出力が１になると、ドライバ１０
がオンとなり、ｍ＋４のデータがバンク１よりＭＰＵ４
に送られる。

次に、バンク０からｍ＋８のデータが、バンク１からｍ
＋１２のデータが出力される。このとき、２進カウンタ
の出力が０であるので、ドライバ９がオンとなり、ｍ＋
８のデータがバンク０よりＭＰＵ４に送られ、次に、２
進カウンタ７の出力が１になるので、ドライバ１０がオ
ンとなり、ｍ＋１２のデータがバンク１よりＭＰＵ４に
送られる。

したがって、ｍ、ｍ＋４．ｍ＋８．ｍ＋１２の順にデー
タがＭＰＵ４に転送される（第５図、参照）次に、先頭
アドレスｍ　＋　４の１６バイトノリ一ドアクセス時に
は、アドレスＡＯ３か０、アドレスＡＯ２か１となり、
２進カウンタ１３の出力が１となるので、バンクＯより
ｍ＋８のデータが出力され、一方、２進カウンタ１４の
出力が０であるので、バンク１よりｍ＋４のデータか出
力される。次に、２進カウンタ１３の出力か０となると
、バンク０よりｍのデータが出力され、２進カウンタ１
４の出力が１になると、バンク１よりｍ＋１２のデータ
が出力される。

先頭アドレスｍ　＋　４のときは、アドレスＡＯ２は１
となるので、初めにドライバ１０かオンになり、バンク
１よりｍ＋４のデータがＭＰ　Ｕ　４に送られ、次に、
ドライバ９がオンになり、バンク０よりｍ＋８のデータ
がＭＰＵ４に送られる。次に、バンク１よりｍ＋１２の
データがＭＰＵ４に送られ、バンク０よりｍのデータか
ＭＰＵ４に送られる。

したがって、ｍ＋４．ｍ＋８．ｍ＋１２．ｍの順にデー
タがＭＰＵ４に送られる。（第５図、参照）。

次に、先頭アドレスかｍ＋８のときは、バンクＯよりｍ
　＋　８のデータが、バンク１よりｍ＋１２のデータが
出力され、次に、バンク０よりｍのデータが、バンク１
よりｍ＋４のデータが出力される。

そして、バス変換回路３を介してｍ＋８．ｍ＋１２、ｍ
、ｍ＋４の順にデータがＭＰＵ４に送られる（第５図、
参照）。

次に、先頭アドレスがｍ＋１２になると、バンク０より
ｍのデータが、バンク１よりｍ＋１２のデータが、出力
され、次にバンク０よりｍ＋８のデータが、バンクｌよ
りｍ＋４のデータが出力される。

そして、バス変換回路３を介してｍ＋１２．ｍ。

ｍ＋４．ｍ＋８の順にデータがＭＰＵ４に送られる（第
５図、参照）。

このように、バス変換回路３は、データを一時記憶する
ことなく、メモリ２から送られていた順にＭＰＵ４に送
れば良く、遅延時間を最小にすることができ、アクセス
速度の向上を図ることができる。

［発明の効果］ 以上説明してきたように、本発明によれば、異なるバス
幅のブロックデータ転送を最小の遅延時間で行うことが
でき、アクセス速度の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す図、 第３図はバス変換回路の構成図、 第４図は並び換え回路の構成図、 第５図はブロック転送の説明図、 第６図は従来例を示す図、 第７図は先頭アドレスｍのときのブロック転送の説明図
、 第８図は先頭アドレスｍ＋１のときのブロック転送の説
明図である。 図中、 ０，１・・・バンク、 ２・・・メモリ、 ３・・・バス変換回路、 ４・・・ＭＰＵ。 ５・・・８バイト幅のバス、 ６・・・４バイト幅のバス、 ７・・・２進カウンタ、 ８・・・インバータ、 ９．１０・・・ドライバ、 １１・・・並び換え回路（並び換え手段）、１２・・・
イクスクルシブオア回路、 １３．１４・・・２進カウンタ。

Claims (1)

1. 【特許請求の範囲】 複数のバンク（０）、（１）を有するメモリ（２）とＭ
   ＰＵ（４）の間に設けたバス変換回路（３）によりバス
   変換を行って異なるバス幅間でブロックを複数のロング
   ワードに分割してデータ転送を行うデータ転送方式にお
   いて、 前記ＭＰＵ（４）が前記ブロックの先頭アドレスを変え
   たときは前記バンク（０）、（１）からまたは前記バン
   ク（０）、（１）へのデータ転送順序を指定の順序に並
   び換える並び換え手段（１１）を設けて、前記メモリ（
   ２）と前記ＭＰＵ（４）の間でブロックデータ転送を行
   うことを特徴とするデータ転送方式。