JPS63146148A - バス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理システムのバス方式に関し、特に
高速、高性能なバスを提供するバス方式本発明は、共通
バスに中央処理ユニット、周辺制御ユニット等のメモリ
を能動的にアクセスする能動的ユニット群と、記憶制御
ユニット等のメモリを受動的にアクセスする受動的ユニ
ット群とが接続されたデータ処理システムのバス方式に
おいて、 共通バスとして、上記能動的ユニットが上記記憶制御ユ
ニットに対して上記メモリの読み出しまたは書き込みア
ドレスおよび書き込みデータを転送する書き込みバスと
、上記記憶制御ユニットが要求されたメモリ動作の結果
を要求元ユニットへ転送する読み出しバスとの互いに独
立に制御された二つのバスを備えることにより、 データ転送能力の高い、高性能のバス方式を実現したも
のである。

〔従来の技術〕

従来、共通バス方式は、データ処理システムに含まれる
各種のユニットを接続する方法として広く利用され、各
ユニット間の接続に関するコストの削減およびシステム
に拡張性を持たせることを可能にしている。この共通バ
スを使用することにより、メモリに対するアクセスおよ
びｌ１０（入出力装置）に対するアクセス、さらに割り
込み要求処理等の機能が実現される。

これらの従来技術によるバスの一例を第３図に示す。こ
の従来例は、共通バス１１に、中央処理ユニット（ＣＰ
Ｕ）１２、Ｉ１０制御ユニット（１０Ｃ）１３、および
メモリユニット（ＭＥＭ）１４がそれぞれ接続されて構
成される。

バスの構成としてはバスの使用を要求するユニット間に
おける調停機能、バスを使用した実際のアドレスおよび
データの転送、そして転送の結果のステータス信号をバ
スの要求ユニットに渡すという機能がある。これらの機
能を実現するために、種々のバス方式が考案されている
。例えば、アドレスラインとデータラインを分離した方
式や、アドレスラインとデータラインをマルチプレクス
した方式がある。またメモリ読み出しサイクルと、メモ
リからのデータを受は取るサイクルを分離した方式があ
る。

〔発明が解決しようとする問題点〕

上述した従来のバス方式においては１本のバスによって
システム内の全ての通信を実現したために、システム全
体におけるデータ転送能力において、高性能を実現でき
ない欠点があった。

これは、例えば、中央処理ユニットがメモリをアクセス
する場合において、メモリがらの応答が返るまでバスを
占有してしまうために、バスの性能が出ないという欠点
である。また、従来のバス方式においては、全てのデー
タ転送が直列に行われなければならないという問題点も
あった。

これまでは中央処理ユニットの性能がそれほど高くなか
ったこと、およびシステムに複数の中央処理ユニットを
持たせることが希であったため、バスの性能が問題にな
ることはあまりなかった。

しかし、中央処理ユニットの複数化や性能向上によりバ
スの性能は大きな問題となってきている。

本発明の目的は、上記の欠点を除去することにより、デ
ータ転送能力の高い高性能のバス方式を提供することに
ある。

〔問題点を解決するための手段〕

本発明は、中央処理ユニットおよび周辺制御ユニットを
含み能動的にメモリをアクセスする能動的ユニット群と
、記憶制御Ｂユニットを含み上記メモリを受動的にアク
セスする受動的ユニット群とが共通バスに接続されたデ
ータ処理システムのバス方式において、上記共通バスと
して、上記能動的ユニット群が上記記憶制御ユニットに
対して上記メモリの読み出しまたは書き込みのアドレス
および上記メモリへの書き込みデータを転送する書き込
みバスと、上記記憶制御ユニットが要求されたメモリ動
作の結果を要求元ユニットへ転送する読み出しバスとの
互いに独立に制御された二つの共通バスを備えたことを
特徴とする。

〔作用〕

記憶制御ユニットに対する能動的ユニット群からのメモ
リの読み出しまたは書き込みアドレスおよび書き込みデ
ータの転送は書き込みバスを介して行われ、上記記憶制
御ユニットが要求されたメモリの動作結果を読み出し要
求元ユニットへの転送は読み出しバスを介して行われる
。

かつ、上記書き込みバスと上記読み出しバスの使用権の
確立およびデータ転送等の制御が互いに独立に行われる
。

従って、１本の共通バスを用いる従来方式に比べて、バ
スの使用効率が大となり格段とデータ転送能力を高める
ことが可能となる。

また、このようなパイプライン動作によりシステムに複
数の中央処理ユニットを付加することができ、高性能の
システムの実現が可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構成図である
。本実施例は、書き込みバス１と読み出しバス２の二本
の共通バスを備え、これら両バス１および２は二つのメ
モリ制御ユニット（ＭＣＵ）７間に接続され、両バスｌ
および２間には、Ｎ個の中央処理ユニット（ＣＰＵ）３
および、バスインタフェースユニット（ＢＩＵ）４が接
続される。

そしてバスインタフェースユニット４は低速Ｉ１０バス
５および６を介して図外の周辺制御部が接続される。ま
た、二つのメモリ制御ユニット７はそれぞれ２本のメモ
リバス９を介して二つのメモリユニット　（ＭＥＭ）８
に接続される。

本発明の特徴は、第１図において、書き込みバス１およ
び読み出しバス２を設けたことにある。

次に、本実施例の動作について説明する。

書き込みバス１は、能動的にメモリにアクセスする能動
的ユニットであるＮ個の中央処理ユニット３、図外の周
辺制御部からのメモリアクセスを仲介するバスインター
フェイスユニット４からのバス使用要求を受は付け、こ
れらのユニットがら出力されるアドレスデータ、および
書き込みデータを受動的ユニットであるメモリ制御ユニ
ット７に転送する働きをする。

メモリ制御ユニット７には書き込みバス１、読み出しバ
ス２およびメモリバス９が接続されており、メモリ読み
出しの場合、書き込みバスｌを経由して送られてきたア
ドレスに対応するメモリ８の内容を読み出し、読み出し
データを、読み出しバス２を経由して要求元ユニットに
送出する。

メモリユニット８は、メモリバス９を介してメモリ制御
ユニット７に接続されており、メモリ読み出し、書き込
みに必要な信号はメモリ制御ユニット７から供給される
。

低速Ｉ１０バス５および６は、図外の周辺制御部が接続
されるバスであり、バスインターフェースユニット４を
介して書き込みバス１および読み出しバス２とインター
フェイスされる。

本実施例では、システムに２台のメモリ制御ユニット７
があり、１台のメモリユニット８に２本のメモリバス９
が実装されている。このようにバスの転送速度に比較し
てスピードのおそいメモリ８に関して、同時に動作する
ユニット数を増やすことにより、バス転送の空き時間を
無くすることがシステムバスを実現する上で重要である
。さらに、メモリ制御ユニット７内に、アドレスバッフ
ァを用意することにより、書き込みバス１における無駄
なバスサイクルを少なくすることができる。

第２図は、本実施例の動作を示すタイミングチャートで
、バスのタイミングの一例を模式的に示したものである
。この第２図を参照して能動的ユニットがメモリ８をア
クセスするタイミングを順を追って説明する。

まず、書き込みバスｌについて、バス要求信号１０１が
出され、それに対して書き込みバス１の調停機能が受は
付は信号１０４を返す。バス要求ユニットはバス転送１
０６を行い、メモリアドレスがメモリ制御ユニット７に
転送される。メモリ制御ユニット７はメモリサイクル１
０８を起動する。

そして、メモリ８の読み出しが終了すると、読み出しバ
ス２のバス要求信号１１０をだし、その受は付は信号１
１２を受は取ると、メモリ８から読み出したデータをバ
ス転送１１４により要求元ユニットへ転送する。

同様にして、次のバス要求信号１０２がバス要求信号１
０１に引き続いて出され、受は付は信号１０５→バス転
送１０７→メモリサイクル１０９−バス要求信号１１１
−受は付は信号１１３−データ転送１１５の順に処理が
行われる。

もし、一本のバスしかなければ、次のメモリアクセス要
求は、バス要求信号１０３のタイミングでしか出せない
が、本実施例では、次のメモリアクセス要求を上記のよ
うにバス要求信号１０２のタイミングで出すことができ
、データ転送能力を大幅に高めることができる。

〔発明の効果〕

以上説明したように、本発明は、システムに２本のバス
を用意することにより、メモリ制御部に対するデータ転
送とメモリ制御部から、システム内の他のユニットに対
するデータ転送を分離することにより、バスのデータ転
送能力を高め高いシステム性能を実現できる効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。 第２図はその動作を示すタイミングチャート。 第３図は従来例を示すブロック構成図。 １・・・書き込みバス、２・・・読み出しバス、３．１
２・・・中央処理ユニット（ＣＰＵ）　、４・・・バス
インターフェイスユニット（ＢＩＵ）、５．６・・・低
速Ｉ１０バス、７・・・メモリ制御ユニッ）　（ＭＣＵ
）、８．１４・・・メモリユニット（ＭＥＭ）、９・・
・メモリバス、１１・・・共通ハス、１３・・・Ｉ１０
制？ｌＩユニット（ＩＯＣ）、１０１〜１０３．１１０
〜１１１・・・バス要求信号、１０４．２０５・・・受
は付は信号、１０６．１０７．１１４．１１５、・・・
バス転送、１０８．１０９・・・メモリサイクル。 特許出願人　日本電気株式会社。、。 代理人　　弁理士　井　出　直　孝　。 実ｆＬ＃リ ハ２図 従来例 ３３図

Claims (1)

【特許請求の範囲】
1. （１）中央処理ユニット（３）および周辺制御ユニット
   （４）を含み能動的にメモリ（８）をアクセスする能動
   的ユニット群と、記憶制御ユニット（７）を含み上記メ
   モリを受動的にアクセスする受動的ユニット群とが共通
   バスに接続されたデータ処理システムのバス方式におい
   て、 上記共通バスとして、上記能動的ユニット群が上記記憶
   制御ユニットに対して上記メモリの読み出しまたは書き
   込みのアドレスおよび上記メモリへの書き込みデータを
   転送する書き込みバス（１）と、上記記憶制御ユニット
   が要求されたメモリ動作の結果を要求元ユニットへ転送
   する読み出しバス（２）との互いに独立に制御された二
   つの共通バスを備えた ことを特徴とするバス方式。