JPS63163952A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS63163952A JPS63163952A JP31309986A JP31309986A JPS63163952A JP S63163952 A JPS63163952 A JP S63163952A JP 31309986 A JP31309986 A JP 31309986A JP 31309986 A JP31309986 A JP 31309986A JP S63163952 A JPS63163952 A JP S63163952A
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- JP
- Japan
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- microprocessor
- data
- shared memory
- processor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000004044 response Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二つのマイクロプロセッサ間でバスの切替に
よってデータの転送を行う方式に関する。
よってデータの転送を行う方式に関する。
本発明は、二つのプロセッサを用いて分散処理を行うと
きのプロセッサ間のデータ転送方式において、 一方のメモリにデータを蓄積中に他方のメモリにすでに
蓄積されたデータの処理を実行するようにメモリとプロ
セッサとの間の接続状態を適時切替えることにより、 簡単な構成で連続的に発生するデータの処理をより高速
に実行することができるようにしたものである。
きのプロセッサ間のデータ転送方式において、 一方のメモリにデータを蓄積中に他方のメモリにすでに
蓄積されたデータの処理を実行するようにメモリとプロ
セッサとの間の接続状態を適時切替えることにより、 簡単な構成で連続的に発生するデータの処理をより高速
に実行することができるようにしたものである。
近年、マイクロプロセッサを使用した装置が多用されて
いる。現在主として使用されている８ ｂｉｔのマイク
ロプロセッサを高速で連続的なデータ収集を行ってデー
タ通信をはじめ各種処理を行う機器として使用する場合
には、その処理スピードは十分速いとは言えず、従来は
１６ｂｉｔなどの高位のマイクロプロセッサを必要とす
るか、８ｂｉｔのマイクロプロセッサを複数個使用し、
処理機能を分散するとかして、高速システムに対応して
いる。
いる。現在主として使用されている８ ｂｉｔのマイク
ロプロセッサを高速で連続的なデータ収集を行ってデー
タ通信をはじめ各種処理を行う機器として使用する場合
には、その処理スピードは十分速いとは言えず、従来は
１６ｂｉｔなどの高位のマイクロプロセッサを必要とす
るか、８ｂｉｔのマイクロプロセッサを複数個使用し、
処理機能を分散するとかして、高速システムに対応して
いる。
このように、複数個のマイクロプロセッサで処理動作を
行わせる場合に、各マイクロプロセッサの動作が有効に
行われるには、各プロセッサのメモリデータの転送が必
要になる。従来は、このデータ転送手段として、ＤＭＡ
（ダイレクト・メモリ・アクセス）方式や両マイクロ
プロセッサで使用する共用メモリを用いる方式が使用さ
れている。
行わせる場合に、各マイクロプロセッサの動作が有効に
行われるには、各プロセッサのメモリデータの転送が必
要になる。従来は、このデータ転送手段として、ＤＭＡ
（ダイレクト・メモリ・アクセス）方式や両マイクロ
プロセッサで使用する共用メモリを用いる方式が使用さ
れている。
ここで、ＤＭＡ方弐方式合はマイクロプロセッサを経由
しないで直接メモリ間のデータの転送を行うので、転送
メモリのアドレス信号の発生する回路やアドレス信号発
生回路のスタート・アドレス、アドレス長（転送データ
長）を制御する回路が必要になり、複雑で高価になる欠
点がある。
しないで直接メモリ間のデータの転送を行うので、転送
メモリのアドレス信号の発生する回路やアドレス信号発
生回路のスタート・アドレス、アドレス長（転送データ
長）を制御する回路が必要になり、複雑で高価になる欠
点がある。
一方、共用メモリ方式では、一般に複数のマイクロプロ
セッサ間での共用メモリの使用権に対する制御回路が複
雑になり、しかも共用メモリが接続されていない側のマ
イクロプロセッサでは、一時的に処理を止める必要があ
り、連続的に発生するデータの転送に支障をきたす欠点
がある。
セッサ間での共用メモリの使用権に対する制御回路が複
雑になり、しかも共用メモリが接続されていない側のマ
イクロプロセッサでは、一時的に処理を止める必要があ
り、連続的に発生するデータの転送に支障をきたす欠点
がある。
本発明は、これらの欠点を除去するもので、連続的に発
生するデータの転送を簡単な構成で実現できるデータ転
送方式を提供することを目的とする。
生するデータの転送を簡単な構成で実現できるデータ転
送方式を提供することを目的とする。
本発明は、第一のプロセッサと、この第一のプロセッサ
とデータを授受して分散処理を実行する第二のプロセッ
サとを備えたデータ転送方式において、二つの共用メモ
リと、上記第一のプロセッサと上記第二のプロセッサと
の間のデータ転送経路に挿入された切替手段とを備え、
上記第一のプロセッサは、この切替手段に切替指令を与
える指令手段を含み、さらに、上記切替手段は、この指
令手段からの指令に基づき上記二つの共用メモリの一方
と第一のプロセッサとの間にデータ転送経路を設定し、
かつ、他方と第二のプロセッサとの間にデータ転送経路
を設定する構成であることを特徴とする。
とデータを授受して分散処理を実行する第二のプロセッ
サとを備えたデータ転送方式において、二つの共用メモ
リと、上記第一のプロセッサと上記第二のプロセッサと
の間のデータ転送経路に挿入された切替手段とを備え、
上記第一のプロセッサは、この切替手段に切替指令を与
える指令手段を含み、さらに、上記切替手段は、この指
令手段からの指令に基づき上記二つの共用メモリの一方
と第一のプロセッサとの間にデータ転送経路を設定し、
かつ、他方と第二のプロセッサとの間にデータ転送経路
を設定する構成であることを特徴とする。
第一のマイクロプロセッサの■０制御出力により共用メ
モリの切替要求信号を送り、第二のマイクロプロセッサ
へデータバスを介して読み込ませる。第二のマイクロプ
ロセッサの■０制御出力により切替要求の応答信号を送
り、第一のマイクロプロセソサヘデータバスを介して読
み込ませる。
モリの切替要求信号を送り、第二のマイクロプロセッサ
へデータバスを介して読み込ませる。第二のマイクロプ
ロセッサの■０制御出力により切替要求の応答信号を送
り、第一のマイクロプロセソサヘデータバスを介して読
み込ませる。
応答信号に基づき切替手段は共用メモリのそれぞれのア
ドレス信号線、データ信号線および続出・書込制御線を
、それぞれ第一のマイクロプロセッサと第一の共用メモ
リ間に接続し、第二のマイクロプロセッサと第二の共用
メモリ間で接続するか、または、第一のマイクロプロセ
ッサと第二の共用メモリ間で接続し、第二のマイクロプ
ロセッサと第一の共用メモリ間で接続する。
ドレス信号線、データ信号線および続出・書込制御線を
、それぞれ第一のマイクロプロセッサと第一の共用メモ
リ間に接続し、第二のマイクロプロセッサと第二の共用
メモリ間で接続するか、または、第一のマイクロプロセ
ッサと第二の共用メモリ間で接続し、第二のマイクロプ
ロセッサと第一の共用メモリ間で接続する。
本発明の一実施例を図に基づき説明する。
図は本発明実施例の構成を示すブロック構成図である。
この実施例は、第１のマイクロプロセッサｌと、このマ
イクロプロセッサｌに接続されたＲＯＭ６、ＲＡＭ８、
ｌＯ制御回路１０およびバス切替回路２と、第２のマイ
クロプロセッサ３と、このマイクロプロセッサ２に接続
されたＲＯＭ７、ＲＡＭ９．１０制御回路１１およびバ
ス切替回路２′と、バス切替回路２および２′の間の経
路に挿入された第一共用メモリ４および第２共用メモリ
５とを備える。
イクロプロセッサｌに接続されたＲＯＭ６、ＲＡＭ８、
ｌＯ制御回路１０およびバス切替回路２と、第２のマイ
クロプロセッサ３と、このマイクロプロセッサ２に接続
されたＲＯＭ７、ＲＡＭ９．１０制御回路１１およびバ
ス切替回路２′と、バス切替回路２および２′の間の経
路に挿入された第一共用メモリ４および第２共用メモリ
５とを備える。
次に、この実施例の動作を図に基づき説明する。
通常の状態では、第一の共用メモリ４が第一のマイクロ
プロセッサ１とバス切替回路２を介して接続され、第二
の共用メモリ５が第二のマイクロプロセッサ３とバス切
替回路２′を介して接続される。第二のマイクロプロセ
ッサ３は連続的にデータが入力され、接続されている側
の共用メモリ５に収集されたデータが記録される。
プロセッサ１とバス切替回路２を介して接続され、第二
の共用メモリ５が第二のマイクロプロセッサ３とバス切
替回路２′を介して接続される。第二のマイクロプロセ
ッサ３は連続的にデータが入力され、接続されている側
の共用メモリ５に収集されたデータが記録される。
このような状態で、第一のマイクロプロセッサ１が第二
のマイクロプロセッサ３ヘデータ引取要求を行う場合に
、第一のマイクロプロセッサ１は第一のマイクロプロセ
ッサ１のＩＯ制御回路１０を経由して制御線１５へ共用
メモリの切替要求信号を送出し、第二のマイクロブロセ
・ノサ３はＩＯ制御回路１１からの切替要求信号を検出
する。ひきつづき、第二のマイクロプロセッサ３はＩＯ
制御回路１１から応答信号を制御線１６へ出力する。制
御線１６に出力された応答信号に基づきバス切替回路２
および２′が動作し、第一のマイクロプロセッサ１と第
二の共用メモリ５、第二のマイクロプロセッサ３と第一
の共用メモリ４が接続され、以前の接続状態と逆の状態
になる。これと伴に、第一のマイクロプロセッサｌは制
御線１６を経由する応答信号をＩＯ制御回路１０から受
け、共用メモリの切替完了とし、第二のマイクロプロセ
ッサ３から転送され第二の共用メモリ５に記憶されてい
るデータの処理を開始する。
のマイクロプロセッサ３ヘデータ引取要求を行う場合に
、第一のマイクロプロセッサ１は第一のマイクロプロセ
ッサ１のＩＯ制御回路１０を経由して制御線１５へ共用
メモリの切替要求信号を送出し、第二のマイクロブロセ
・ノサ３はＩＯ制御回路１１からの切替要求信号を検出
する。ひきつづき、第二のマイクロプロセッサ３はＩＯ
制御回路１１から応答信号を制御線１６へ出力する。制
御線１６に出力された応答信号に基づきバス切替回路２
および２′が動作し、第一のマイクロプロセッサ１と第
二の共用メモリ５、第二のマイクロプロセッサ３と第一
の共用メモリ４が接続され、以前の接続状態と逆の状態
になる。これと伴に、第一のマイクロプロセッサｌは制
御線１６を経由する応答信号をＩＯ制御回路１０から受
け、共用メモリの切替完了とし、第二のマイクロプロセ
ッサ３から転送され第二の共用メモリ５に記憶されてい
るデータの処理を開始する。
第一のマイクロプロセッサｌでデータが処理されている
間に、第二のマイクロプロセッサ３は接続されている第
一の共用メモリ４ヘデータを蓄える。必要とする処理が
終了すると、第一のマイクロプロセッサ１は制御線１５
の切替要求信号の出力を止め、第２のマイクロプロセッ
サ３はこれに応じて切替要求の応答信号の出力を止め、
再び共用メモリはそれぞれ最初と同じマイクロプロセッ
サの制御下に置かれ、同様な処理が行われる。
間に、第二のマイクロプロセッサ３は接続されている第
一の共用メモリ４ヘデータを蓄える。必要とする処理が
終了すると、第一のマイクロプロセッサ１は制御線１５
の切替要求信号の出力を止め、第２のマイクロプロセッ
サ３はこれに応じて切替要求の応答信号の出力を止め、
再び共用メモリはそれぞれ最初と同じマイクロプロセッ
サの制御下に置かれ、同様な処理が行われる。
ＲＯＭ６および７とＲＡＭ８および９はそれぞれ第一の
マイクロプロセッサ１１第二のマイクロプロセッサ３に
接続され、マイクロプロセッサの動作を決めるプログラ
ムとデータとを収容する。
マイクロプロセッサ１１第二のマイクロプロセッサ３に
接続され、マイクロプロセッサの動作を決めるプログラ
ムとデータとを収容する。
本発明は、以上説明したように、簡単な構成で連続発生
するデータの転送を実現することができる効果がある。
するデータの転送を実現することができる効果がある。
図は本発明実施例の構成を示すプロ・ツク構成図。
１．３・・・マイクロプロセッサ、２．２′・・・バス
切替回路、４．５・・・共用メモリ、６．７・・・ＲＯ
Ｍ。 ８．９・・・ＲＡＭ、１０．１１・・・ＩＯ制御回路、
１２・・・アドレス信号線、１３・・・データ信号線、
１４・・・読出・書込制御線、１５．１６・・・制御線
。
切替回路、４．５・・・共用メモリ、６．７・・・ＲＯ
Ｍ。 ８．９・・・ＲＡＭ、１０．１１・・・ＩＯ制御回路、
１２・・・アドレス信号線、１３・・・データ信号線、
１４・・・読出・書込制御線、１５．１６・・・制御線
。
Claims (1)
- （１）第一のプロセッサ（１）と、 この第一のプロセッサとデータを授受して分散処理を実
行する第二のプロセッサ（３）と を備えたデータ転送方式において、 二つの共用メモリ（４、５）と、 上記第一のプロセッサと上記第二のプロセッサとの間の
データ転送経路に挿入された切替手段（２、２′）と を備え、 上記第一のプロセッサは、この切替手段に切替指令を与
える指令手段を含み、 さらに、上記切替手段は、この指令手段からの指令に基
づき上記二つの共用メモリの一方と第一のプロセッサと
の間にデータ転送経路を設定し、かつ、他方と第二のプ
ロセッサとの間にデータ転送経路を設定する構成である ことを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31309986A JPS63163952A (ja) | 1986-12-26 | 1986-12-26 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31309986A JPS63163952A (ja) | 1986-12-26 | 1986-12-26 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163952A true JPS63163952A (ja) | 1988-07-07 |
Family
ID=18037145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31309986A Pending JPS63163952A (ja) | 1986-12-26 | 1986-12-26 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163952A (ja) |
-
1986
- 1986-12-26 JP JP31309986A patent/JPS63163952A/ja active Pending
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