JPS63103351A - Ｄｍａ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＤＭＡ制御回路における主記す、＃装置と副記憶装置間
のデータ転送の場合に、ＣＰＵ　　（マイクロプロセッ
サ）が主記憶装置の転送領域の先頭アドレスをＤＭＡ制
御装置へ、次いで、副記憶装置の転送領域先頭アドレス
直前のアドレスを副記憶装置に与えることにより、ＣＰ
ＵからのＤＭＡ制御要求に対し、ＤＭＡ制御装置が主記
憶装置のアドレスを指定すると共に、データ転送を主記
憶装置と副記憶装置間にて直接実行し、高速データ転送
を可能にする。

〔産業上の利用分野〕

本発明はＤＭＡ制御装置を使用したＤＭＡ制御回路の改
良に関する。

ｃｒ’ｕの介入をなく、記憶装置や入出力装置間のデー
タ転送を可能にするために、ダイレクトメモリ制御（Ｄ
ＭＡＣ）がある。

バスを制御する能力のあるＤＭＡ制御装置はデータ転送
を、ｃｐｕの仲介なく行うことが出来るので、一般的転
送方法と異なり、データ転送をＤＭ八へ御装置が実行し
ている間に、ＣＰＵは別の作業を行うことが可能で、デ
ータ処理の高速化と共にＣＰＵ自体の負荷量の軽減がで
きる。

例えば、画像情報伝送処理では大量のデータを取り扱う
ので、データを高速に処理しなくてはならない。従って
、ＤＭＡ制御装置によってデータ転送を行う場合であっ
ても、データをより高速に転送出来るＤＭＡ制御回路の
提供が望まれる。

〔従来の技術〕

データを高速大量に処理する必要のある、例えばファッ
クシミル伝送の様に画像情報データを送受する場合、第
３図に示す様に、受信データは副記憶装置３４にまず記
憶し、次ぎに所要データを副記憶装置３４から取出し主
記憶装置３２へ転送して書込む。また、データ送出の場
合、必要なデータを主記憶装置３２から読出し、副記憶
装置３４に書込み、副記憶装置３４からデータを読出し
、所望の処理を施した後、伝送路に送出する。

主記憶装置３２と副記憶装置３４の間のデータ転送は、
ＤＭＡ制御装置３３がＣＰＵから要求のあったときに行
うが、従来のＤＭＡ制御装置３３によるデータ転送は次
の様に実行される。

データ転送を、主記憶装置３２から副記憶装置３４へを
行うものとすると以下の通りである。

記憶装置間のデータ転送を行う場合、ＤＭＡ制御の際、
転送元と転送先との二つのアドレスを指定す必要がある
。しかし、システムバスへこの様な二つのアドレスを同
時に送出し、異なるメモリ空間を同時にアクセスするこ
とは不可能である。

従って、先ず主記憶装置３２ヘアクセスして転送データ
を別のレジスタヘラフチし、次ぎに、副記憶装置３４ヘ
アクセスし、ラッチしたデータをレジスタから続出し、
副記憶装置３４へ書込むことになる。

ＤＭＡ制御装置３３は転送データをラッチするためにレ
ジスタを備え、先ずＤＨ八へ御装置３３はアドレスバス
を介し、主記憶装置３２へ続出アドレスを送出し、指定
したアドレスのデータを主記憶装置３２から読出す。読
出されたデータは、データバスを介し、ＤＭＡ制御装置
３３のレジスタへ送られ、ラッチされる。

次ぎに、ＤＭＡ制御装置３３はアドレスバスを介し、副
記憶装置３４へ書込アドレスを送出し記憶領域を指定す
る。

しかる後、ＤＭＡ制御装置３３はレジスタにラッチされ
た先の記憶データを読出し、副記憶装置３４へ送り書込
む。

ＣＰＵ　３１からの転送要求だけで、記憶装置間のデー
タ転送がＤ？ＩＡ制御装置３３によって行われる。

〔発明が解決しようとする問題点〕

上記の様な従来のＤＭＡ制御方式が、主記憶装置と副記
憶装置との間のデータ転送に使用される場合、ＤＭＡ制
御装置は、続出アドレスを主記憶装置へ送り、指定領域
のデータを続出してレジスタへ書込むために１マシーン
サイクルを必要とする。

またＤＭＡ制御装置と副記憶装置と間で、Ｄ）ＩＡ制御
装置が副記憶装置の書込領域を指定するためにアドレス
を送り、レジスタから転送データを読出して副記憶装置
へ書込むのに１マシーンサイクルを必要とする。

結局データ転送の際、２サイクルを必要とし、１マシン
サイクルでの一ワード処理は不可能である。

高速大量のデータを処理するため、ＤＭＡ制御回路のデ
ータ転送速度を高速化することが問題点となる。

〔問題点を解決するための手段〕

上記の問題点は、第１図の本発明の原理図に示す様に、
主記憶装置２と、記憶装置４１とアドレス変換回路４２
とを備える副記憶装置４と、ＣＰＵ　１によってデータ
転送元若しくは転送先となる主記憶装置１の先頭アドレ
スと転送ワードとがセントされるＤＭＡ制御制御装色３
備え１、転送先若しくは転送元となる副記憶装置４の先
頭アドレス直前のアドレス値をＣＰＵからロードされる
アドレス変換回路を前記アドレス変換回路４２に設けて
なる本発明のＤＭＡ制御回路によって解決される。

〔作用〕

本発明によれば、副記憶装置４に設けたアドレス変換回
路４２は、ｃｐｕが転送元の主記憶装置２の記憶領域先
頭アドレスをＤＭＡ制御装置３にセットした後に転送先
副記憶装置４の記憶領域先頭アドレスの直前アドレスを
アドレス変換回路４２にロードする。これによって、Ｃ
ＰＵ　ｆＪ（ＤＭＡ制御装置３へＤＭＡ要求を出した場
合、ＤＭＡ制御装置３は主記憶装置２の先頭アドレスを
主記憶装置２へ与えると共にアドレス変換回路４２にも
アドレスを与え、アドレス変換回路４２はＣＰＵから既
に副記憶装置４の先頭アドレスが与えられているから、
アドレスバスから主記憶装置２と同一アドレスが与えら
れても、これを変換して記４，９装置４１のアドレスに
変換する。従って記憶装置２からの転送データは副記憶
装置４の記憶装置４１の所定アドレスに書込むことが可
能となる。

〔実施例〕

図示実施例に従い本発明の詳細な説明する。

第２図は本発明一実施例の叶Ａ制御回路のブロック図で
ある。

２１はＣＰＩＪ　、２２は主記憶装置、２３はＤＭＡ制
御装置である。２４は副記憶装置で、ＲＡＭ記憶装置２
４１、ゲ−）２４３　、アドレスカウンタ２４４、デコ
ーダ２４５、セレクタ２４６を備える。

ＣＰＵ　２１は、主記憶装置２２の転送元記憶領域アド
レスおよび転送ワードをＤＭＡ制御装置２３ヘセフトす
る。

次ぎに、ＣＰＵ　２１は副記憶装置２４の転送先記憶領
域の先頭アドレスの一つ手前のアドレスをアドレスカウ
ンタ２４４にロードする。

ＤＭＡ制御装置はｃｐｕから転送命令を受けるとシステ
ムバスを占有し、ＤＭＡ肯定応答信号（ＯＡＧＫ）を発
生する。

アドレスカウンタ２４４はＤＡＣＫ信号によりカウント
アンプ／カウントダウンされ副記憶装置のＲＡＭ記憶装
置２４１ヘアドレスを与える。

セレクタ２４６は上記のカウンタのアドレスとシステム
バスのアドレスを切替える作用を持ち、ＤＡＣＫ信号が
Ｓ端子に選択信号として与えられるとき、セレクタ２４
６は図示Ａ端子を出力端子Ｙへ接続する。これによって
、副記憶装置２４のＲＡＭ記憶装置２４１のアドレスと
して、アドレスカウンタ２４４の値が供給される。

主記憶装置２２からのデータは、ＲＡＭ記憶装置２４１
へ転送されて、指定されたアドレス領域に書込まれる。

ゲート２４３は、ＤＭＡ制御装置２３が制御バスを介し
て主記憶装置２２に対して発生する記憶装置続出制御信
号を、Ｄ？ｌＡ肯定信号（ＤＡ（Ｊ）の制御によりＤＭ
八へ送中に限りＲＡＭ記憶装置２４１のライトイネーブ
ル端子畦へ与える記憶装置書込み信号に変換する回路で
ある。

即ち、ゲート２４３は、ＤＡＣＫ信号によって制御され
、ＤＭ八へ御装置の発する記憶装置の続出制御信号を書
込制御信号に変換、若しくは、その逆を行う作用をなし
、ｃｐｕやその他の制御装置が発生する読出／書込制御
信号には作用しない。

〔発明の効果〕

本発明によれば転送元、転送先の２つのアドレスの異な
る記憶装置に同時にアクセスして、１マシーンサイクル
で１ワードの記憶装置間転送を実現させるもので、高速
大量データの処理を可能とするものであり、その作用効
果は極めて大きい。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明一実施例のＤＭＡ制御回路のブロック財
諮図、 第３図は従来のＤＭＡ制御回路のブロック回路図、であ
る。 図において、 １．２１．３１はＣＰＵ　　（マイクロプロセッサ）、
２．２２．３２は主記憶装置、 ３．２３．３３はＤＭＡ制御装置、 ４．２４．３４は副記憶装置、 ４１．２４１はＲＡＭ記憶装置、 ４２はアドレス変換回路、 ２４３はゲート、 ２４４　はアドレスカウンタ、 ２４５はデコーダ、 ２４６はセレクタである。

Claims (1)

【特許請求の範囲】
1. 主記憶装置（２）と、記憶装置（４１）とアドレス変換
   回路（４２）とを備える副記憶装置（４）と、ＣＰＵ（
   １）によってデータ転送元若しくは転送先となる主記憶
   装置（１）の先頭アドレスと転送ワードとがセットされ
   るＤＭＡ制御装置（３）とを備え、転送先若しくは転送
   元となる副記憶装置（４）の先頭アドレス直前のアドレ
   ス値をＣＰＵからロードされるアドレスカウンタを前記
   アドレス変換回路（４２）に設けてなることを特徴とす
   るＤＭＡ制御回路。