JPH08115293A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 Ｉ／ＯバスからＣＰＵバスへのデータ転送経
路を簡単化してデータ転送の高速化を図ると共に、Ｉ／
Ｏコントローラの外部接続ピン数を減じる。 【構成】 ＣＰＵ１がＳＣＳＩコントローラ２４の内部
レジスタへアクセスすると、ＳＣＳＩコントローラ２４
はアドレス変換コントローラ１６へＤＭＡ要求を出力す
る。アドレス変換コントローラ１６は、ＳＣＳＩコント
ローラ２４が出力した仮想アドレスを物理アドレスに変
換し、この物理アドレスに基づいてＩ／Ｏコントローラ
１５を選択する。選択されたＩ／Ｏコントローラ１５
は、ＣＰＵバスにバス要求信号を出力する。Ｉ／Ｏコン
トローラ１５は、バスを獲得すると主記憶メモリ２との
間でデータ転送を行う。このとき、Ｉ／Ｏコントローラ
１５は、Ｉ／ＯバスとＣＰＵバスとの間でデータの幅お
よび転送速度等を変換する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、周辺デバイスコントロ
ーラへのレジスタアクセスによる制御や、周辺デバイス
コントローラからの主記憶メモリアクセスによるＤＭＡ
転送を伴う情報処理装置に関する。

【０００２】

【従来の技術】ＤＭＡ転送を伴う情報処理装置の構成に
関しては、例えば特開平５−５３９７３号公報に記載さ
れている。図４は、従来の情報処理装置の主要部の構成
を示したブロック図である。ＣＰＵ１は、システム全体
の制御やデータ処理を行う。主記憶メモリ２には、各種
の命令やデータが格納されている。バス変換コントロー
ラ３は、バースト転送でのデータ変換機構や仮想アドレ
スでのアドレス管理機構を有し、ＤＭＡバスの制御を行
う。Ｉ／Ｏコントローラ４はＤＭＡ機構を有し、ＣＰＵ
１または主記憶メモリ２と周辺デバイスコントローラ群
３０との間でデータ転送を行う。

【０００３】一方、周辺デバイスコントローラ群３０に
おいて、入力部１１は、例えばキーボードやマウス等の
データ入力手段である。シリアルコントローラ２１は、
入力部１１からのデータ入力を制御する。オーディオコ
ントローラ２２は、スピーカ１２への音の出力を制御す
る。ＬＡＮコントローラ２３は、イーサネット１３によ
るデータ通信を制御する。ＳＣＳＩコントローラ２４
は、ハードディスク装置１４へのデータの格納および読
み出しを制御する。

【０００４】このような構成において、初めに、周辺デ
バイスコントローラ群３０の１つがスレーブとして内部
レジスタをアクセスされる場合について説明する。入力
部１１またはスピーカ１２を制御しようとするとき、Ｃ
ＰＵ１は、Ｉ／Ｏコントローラ４を介してシリアルコン
トローラ２１またはオーディオコントローラ２２の内部
レジスタに対する書き込み、または読み出しを行う。こ
の間、１回のレジスタアクセスごとに、処理の開始から
終了までＣＰＵバスおよびＩ／Ｏバスが共に占有される
ことになる。

【０００５】同様に、イーサネット１３またはハードデ
ィスク装置１４を制御するときも、ＣＰＵ１は、Ｉ／Ｏ
コントローラ４を介してＬＡＮコントローラ２３または
ＳＣＳＩコントローラ２４の内部レジスタに対する書き
込み、または読み出しを行う。この間も、１回のレジス
タアクセスごとに、処理の開始から終了までＣＰＵバス
およびＩ／Ｏバスが共に占有されることになる。

【０００６】次に、ＤＭＡ転送のために周辺デバイスコ
ントローラ群３０の中の１つがマスターとして主記憶メ
モリ２にアクセスする場合について説明する。内部レジ
スタへのアクセスにより、ＬＡＮコントローラ２３また
はＳＣＳＩコントローラ２４がＩ／Ｏコントローラ４に
ＤＭＡ要求を出力すると、Ｉ／Ｏコントローラ４はＤＭ
Ａバスへバスリクエストを出力する。バス変換コントロ
ーラ３は、ＤＭＡバスを解放すると共にＣＰＵバスを獲
得し、イーサネット１３またはハードディスク装置１４
と主記憶メモリ２との間で、Ｉ／Ｏコントローラ４およ
びバス変換コントローラ３を介してのＤＭＡ転送を可能
にする。

【０００７】この間、通常１回のＤＭＡ転送でバースト
的にデータ転送が行われるため、ＣＰＵバスとＤＭＡバ
スにはパイプライン的にデータが流れる。また、ＣＰＵ
バスおよびＤＭＡバスは、Ｉ／Ｏバスに比べて非常に高
速なバスであるため、ＣＰＵバスとＤＭＡバスとの占有
率は低く、有効に使用される。

【０００８】

【発明が解決しようとする課題】上記した従来技術で
は、ＤＭＡ転送のために周辺デバイスコントローラ群３
０の中の１つがマスタとして主記憶メモリ２にアクセス
する際には、スレイブとしてアクセスされる際とは異な
り、転送データは、Ｉ／Ｏコントローラ４からＤＭＡバ
スおよびバス変換コントローラ３を経由してＣＰＵバス
に転送されることになる。このため、データ転送経路が
複雑になってデータ転送速度の高速化が妨げられると共
に、Ｉ／Ｏコントローラ４には、ＣＰＵバスとの接続ピ
ンの他に、ＤＭＡバスとの接続ピンが必要となって外部
接続ピンの数が増加してしまうという問題があった。

【０００９】本発明の目的は、上記した従来技術の問題
点を解決し、Ｉ／ＯバスからＣＰＵバスへのデータ転送
経路を簡単化してデータ転送の高速化を図ると共に、Ｉ
／Ｏコントローラ４がバスと接続される信号線数を減じ
て外部接続ピンの本数を減じることにある。

【００１０】

【課題を解決するための手段】上記した目的を達成する
ために、本発明では、ＣＰＵおよび主記憶メモリを相互
接続するＣＰＵバスと、各種の周辺デバイスコントロー
ラを相互接続するＩ／Ｏバスと、前記ＣＰＵバスとＩ／
Ｏバスとの間に接続されてデータ変換を行うＩ／Ｏコン
トローラと、Ｉ／Ｏバスに接続され、Ｉ／Ｏバス上の仮
想アドレスを物理アドレスに変換してＩ／Ｏバス上へ送
出するアドレス変換手段とを具備した点に特徴がある。

【００１１】

【作用】上記した構成によれば、Ｉ／Ｏバス上の仮想ア
ドレスは物理アドレスに変換されて再びＩ／Ｏバス上に
送出されるので、Ｉ／Ｏバスは従来のＤＭＡバスとして
も機能することになる。したがって、これまでＩ／Ｏコ
ントローラはＩ／ＯバスおよびＤＭＡバスのそれぞれと
別途に接続する必要があったが、上記した構成ではＤＭ
Ａバスとの接続が不要となり、Ｉ／Ｏコントローラがバ
スとの接続に必要とするピン数を減じることが可能にな
る。

【００１２】

【実施例】図１は、本発明の一実施例である情報処理装
置の主要部の構成を示したブロック図であり、前記と同
一の符号は同一または同等部分を表している。Ｉ／Ｏコ
ントローラ１５は、ＣＰＵ１がＩ／Ｏバス上のデバイス
をスレーブとしてアクセスした時に、ＣＰＵバス上のデ
ータおよびプロトコルを、Ｉ／Ｏバス上のデータおよび
プロトコルに合わせて変換すると共に、Ｉ／Ｏバス上の
デバイスがマスタとして主記憶メモリ２にアクセスした
時には、Ｉ／Ｏバス上のデータおよびプロトコルを、Ｃ
ＰＵバス上のデータおよびプロトコルに合わせて変換す
る。

【００１３】アドレス変換コントローラ１６は、Ｉ／Ｏ
バス上でのメモリ管理機構を有し、Ｉ／Ｏバスの制御を
行うと共に、Ｉ／Ｏバス上のデバイスがマスタとして動
作する際には、デバイスがＩ／Ｏバス上に送出した仮想
アドレスを、変換マップ用メモリ（ＳＲＡＭ）１７に記
憶された変換用マップィングデータを用いて物理アドレ
スに変換し、この物理アドレスを再びＩ／Ｏバス上に送
出する。

【００１４】このような構成において、まず、周辺デバ
イスコントローラ群３０の中の１つがスレーブとして内
部レジスタをアクセスされる場合について説明する。入
力部１１またはスピーカ１２を制御しようとするとき、
ＣＰＵ１は、前記した従来技術と同様に、Ｉ／Ｏコント
ローラ１５を介してシリアルコントローラ２１またはオ
ーディオコントローラ２２の内部レジスタに対する書き
込み、または読み出しを行う。この間、１回のレジスタ
アクセスごとに、処理の開始から終了までＣＰＵバスお
よびＩ／Ｏバスが共に占有されることになる。

【００１５】同様に、イーサネット１３またはハードデ
ィスク装置１４を制御するときも、ＣＰＵ１はＩ／Ｏコ
ントローラ１５を介してＬＡＮコントローラ２３または
ＳＣＳＩコントローラ２４の内部レジスタに対する書き
込み、または読み出しを行う。この間、１回のレジスタ
アクセスごとに、処理の開始から終了までＣＰＵバスお
よびＩ／Ｏバスが共に占有されることになる。

【００１６】次いで、ＤＭＡ転送のために周辺デバイス
コントローラ群３０の中の１つがマスターとして主記憶
メモリ２にアクセスする場合について説明する。ＣＰＵ
１がＳＣＳＩコントローラ２４の内部レジスタへアクセ
スすると、ＳＣＳＩコントローラ２４は、アドレス変換
コントローラ１６へＤＭＡ要求を出力する。アドレス変
換コントローラ１６は、ＳＣＳＩコントローラ２４が出
力した仮想アドレスを物理アドレスに変換し、この物理
アドレスに基づいてＩ／Ｏコントローラ１５を選択す
る。

【００１７】選択されたＩ／Ｏコントローラ１５は、Ｃ
ＰＵバスにバス要求信号を出力する。Ｉ／Ｏコントロー
ラ１５は、バスを獲得すると主記憶メモリ２との間でデ
ータ転送を行う。このとき、Ｉ／Ｏコントローラ１５
は、Ｉ／ＯバスとＣＰＵバスとの間でデータの幅および
転送速度等を変換する。これにより、ハードディスク装
置１４と主記憶メモリ２との間で、ＤＭＡ機構を有した
Ｉ／Ｏコントローラ１５がＤＭＡ転送を高速に実行する
ことになる。この際、通常１回のＤＭＡ転送でバースト
的にデータ転送が行われ、ＣＰＵバスはＩ／Ｏバスに比
べて非常に高速なバスであるため、ＣＰＵバスの占有率
は低く、有効に使用されることになる。

【００１８】図５は、Ｉ／Ｏバス、アドレス変換コント
ローラ１６、および変換用ＳＲＡＭ１７相互間で、Ｉ／
Ｏバス上の仮想アドレスが物理アドレスに変換されて再
びＩ／Ｏバス上へ送出される様子を模式的に表した図で
ある。

【００１９】後に詳述するように、いずれかの周辺デバ
イスコントローラからＩ／Ｏバス上に送出された仮想ア
ドレス（３２ｂｉｔ）は、アドレス変換コントローラ１
６内に取り込まれる。そして、仮想アドレスの上位２０
ｂｉｔは変換マップ用ＳＲＡＭ１７へ出力され、下位１
２ｂｉｔは、物理アドレスの下位１２ｂｉｔとして、そ
のままＩ／Ｏバス上に送出される。

【００２０】一方、変換マップ用ＳＲＡＭ１７では、入
力された仮想アドレスの上位２０ｂｉｔが、マッピング
データを用いて１６ｂｉｔのアドレスデータに変換さ
れ、これが物理アドレスの上位１６ｂｉｔととしてＩ／
Ｏバス上に送出される。

【００２１】図２は、前記アドレス変換コントローラ１
６の構成を示したブロック図である。バス制御部４１に
は、Ｉ／Ｏバス上のバス許可信号ＢＧの第３ビットから
第０ビットまでの計４ビット（以下、［３：０］と表現
する）と、バス要求信号ＢＲ［３：０］と、リード信号
ＲＤと、サイス信号ＳＩＺ［２：０］と、アクノリッジ
信号ＡＣＫ［２：０］と、アドレス・ストローブ信号Ａ
Ｓと、セレクト信号［３：０］とが接続されている。Ｉ
／Ｏバス上のアドレスデータ信号Ｄ［３１：０］は、バ
ッファを介してセレクタ４３、４５、およびフリップフ
ロップ４７、４９に入力される。フリップフロップ４
６、４７の出力信号は、物理アドレス信号ＰＡ［１１：
０］、ＰＡ［２９：１２］として、また、フリップフロ
ップ４９の出力信号はバリッド信号Ｖとして、それぞれ
Ｉ／Ｏバス上に出力される。

【００２２】バス制御部４１からＳＲＡＭ制御部４２に
対しては、チップ・セレクト信号ＣＳと、前記Ｉ／Ｏバ
ス上のリード信号ＲＤを予定のタイミングでラッチした
リード信号ＬＲＤと、開始信号ＳＴＡＲＴとが出力され
る。ＳＲＡＭ制御部４２から前記変換マップ用ＳＲＡＭ
１７に対しては、アウトプット・イネーブル信号ＯＥ
と、ライト・イネーブル信号ＷＥと、アドレス信号ＡＤ
Ｒ［１９：０］とが出力される。

【００２３】以下、図３のフローチャートを参照しなが
ら上記アドレス変換コントローラ１６の動作を説明す
る。バス制御部４１の動作は、バス調停、アドレス変
換、バス制御の３つに大別することができ、最初のステ
ップＳ１からステップＳ３までがバス調停のための処理
で、ステップＳ４からステップＳ８までがアドレス変換
のための処理、残りのステップＳ９からステップＳ１３
までがバス制御のための処理である。

【００２４】バス制御部４１は、リセットが解除される
と当該処理を開始する。ステップＳ１では、各デバイス
から送出されるバス要求信号ＢＲ［３：０］のいずれか
がアサートされるまで待機し、ＢＲ［３：０］のいずれ
かがアサートされるとステップＳ２へ進む。ここでは、
ＳＣＳＩコントローラ２４からのバス要求信号ＢＲ
［３］がアサートされたものとして説明を続ける。

【００２５】バス要求信号ＢＲ［３］のアサートが検出
されると、ステップＳ２では、バス許可信号ＢＧ［３］
以外のバス許可信号ＢＧ［２：０］のいずれかが既にア
サートされていないか判断され、バス許可信号ＢＧ
［２：０］のいずれかが既にアサートされているとステ
ップＳ１に戻り、いずれもアサートされていなければス
テップＳ３へ進む。ステップＳ３では、バス要求信号Ｂ
Ｒ［３］に対してバス許可信号ＢＧ［３］がアサートさ
れ、ＳＣＳＩコントローラ２４に対してバスの使用が許
可される。このバス要求信号ＢＲ［３］は、後述するス
テップＳ１３までアサートされ続ける。

【００２６】ステップＳ４では、仮想アドレスラッチ信
号ＶＡＥが“１”にセットされ、Ｉ／Ｏバス上に送出さ
れてデータ信号Ｄ［３１：０］として入力された３２ｂ
ｉｔの仮想アドレス［３１：０］のうち、下位１２ビッ
ト［１１：０］がセレクタ４５を介してフリップフロッ
プ４６にラッチされ、上位２０ビット［３１：１２］が
セレクタ４３を介してフリップフロップ４４にラッチさ
れる。この結果、フリップフロップ４４、４６は、それ
ぞれ仮想アドレス［３１：０］の上位２０ビット［３
１：１２］および下位１２ビット［１１：０］を出力す
ることになる。

【００２７】ステップＳ５では、ラッチされた仮想アド
レス信号の上位２０ビットの中の、更に上位４ビット
［１９：１６］に基づいて、このバスサイクルが、ＳＲ
ＡＭ１７へ変換マップを書き込み等するための直接的な
アクセスであるか、あるいはマッピングデータ（物理ア
ドレス）の読み出しのいずれであるかが判断され、書き
込み等であればステップＳ１４へ進み、マッピングデー
タの読み出しであればステップＳ６へ進む。

【００２８】ステップＳ６では、開始信号ＳＴＡＲＴが
“１”にセットされてＳＲＡＭ制御部４２が起動され、
ＳＲＡＭアウトプット・イネーブル信号ＯＥがアサート
される。ＳＲＡＭ１７へ出力されるアドレスＡＤＲ［１
９：０］は、前記ラッチされた仮想アドレス信号の上位
２０ビットである。前記ＯＥ信号がアサートされると、
ＳＲＡＭ１７から出力されてフリップフロップ４８、５
０のそれぞれによってラッチされた物理アドレス信号Ｐ
Ａの上位２ビット［２９：２８］およびバリッド信号Ｖ
がバス制御部４１に入力される。

【００２９】ステップＳ７では、バリッド信号Ｖが
“１”であるか否かが判断され、“１”であるとステッ
プＳ８に進み、それ以外あればステップＳ１６へ進む。
このバリッド信号Ｖは、ＳＲＡＭ１７に設定された変換
マップが有効か否かを示すためのフラグであり、バリッ
ド信号Ｖが“１”のときには変換マップが有効である
が、“０”のときには無効であるため、ステップＳ１６
においてアドレス変換に関するエラー処理が実行され
る。

【００３０】ステップＳ８では、物理アドレス信号ＰＡ
の上位２ビット［２９：２８］がデコードされてセレク
ト信号ＳＥＬ［３：０］が生成され、アドレスストロー
ブ信号ＡＳがアサートされる。ＳＣＳＩコントローラ２
４は、主記憶メモリ２にアクセスするのでＳＥＬ［３：
０］がアサートされる。ここでアドレス変換が終了す
る。

【００３１】一方、前記ステップＳ５において、当該ア
クセスがＳＲＡＭ１７へのマッピングデータの書き込み
等であると判断されると、ステップＳ１４では、ＳＲＡ
Ｍ１７へのアクセスを示すチップセレクト信号ＣＳがア
サートされてＳＲＡＭ制御部４２が起動される。ＳＲＡ
Ｍ制御部４２は、リード／ライト信号ＬＲＤによって、
ＳＲＡＭ１７へのリードまたはライトであるか否かを判
断し、ＳＲＡＭアウトプットイネーブル信号ＯＥ、ＳＲ
ＡＭライトイネーブル信号ＷＥ、および物理アドレスア
ウトプットイネーブル信号ＰＡＯＥを出力してＳＲＡＭ
１７への変換マップデータの書き込み等を行う。ＳＲＡ
Ｍ１７への変換マップデータの書き込み等が終了する
と、バス制御部４１は、ステップＳ１５でアクノレッジ
ＡＣＫを発行し、ステップＳ１３でバス許可信号ＢＧを
ネゲートしてステップＳ１に戻る。

【００３２】最後のバス制御は、ステップＳ９からステ
ップＳ１２で行う。ステップＳ９ではエラーの発生を調
べ、ステップＳ１０では、Ｉ／Ｏコントローラ１５がＡ
ＣＫを返したか否かが判断される。ステップＳ１１で
は、１回の全ての転送が終了したか否かが確認され、終
了していると、ステップＳ１２においてＳＥＬ［３］お
よびＡＳをネゲートし、ステップＳ１３でバス許可信号
ＢＧをネゲートした後にステップＳ１に戻る。

【００３３】本実施例によれば、Ｉ／Ｏバス上に送出さ
れた仮想アドレスが物理アドレスに変換されて再びＩ／
Ｏバス上に送出される、換言すれば、Ｉ／ＯバスがＤＭ
Ａバスとしても機能するので、ＤＭＡの専用バスが不要
となる。

【００３４】したがって、Ｉ／ＯバスとＣＰＵバスとの
間ではＤＭＡバスを介さずにデータ転送が可能になり、
周辺デバイスコントローラ群３０を構成するデバイスの
１つがマスターとして主記憶メモリ２にアクセスする場
合でも、Ｉ／ＯバスからＣＰＵバスへの高速データ転送
が可能になると共に、Ｉ／Ｏコントローラの外部接続ピ
ン数を減じることが可能になる。

【００３５】

【発明の効果】上記したように、本発明によれば、Ｉ／
ＯバスがＤＭＡバスとしても機能するので、ＤＭＡの専
用バスが不要となってＩ／ＯバスとＣＰＵバスとはＤＭ
Ａバスを介さずにデータ転送が行えるようになる。した
がって、Ｉ／ＯバスからＣＰＵバスへの高速データ転送
が可能になると共に、Ｉ／Ｏコントローラの外部接続ピ
ン数を減じることが可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施例である情報処理装置の主要
部の構成を示したブロック図である。

【図２】 アドレス変換コントローラの構成を示したブ
ロック図である。

【図３】 図２の動作を示したフローチャートである。

【図４】 従来技術の構成を示したブロック図である。

【図５】 Ｉ／Ｏバス上の仮想アドレスが物理アドレス
に変換されて再びＩ／Ｏバス上へ送出される様子を模式
的に表した図である。

【符号の説明】

１…ＣＰＵ、２…主記憶メモリ、３…バス変換コントロ
ーラ、４、１５…Ｉ／Ｏコントローラ、１１…入力部、
１２…スピーカ、１３…イーサネット、１４…ハードデ
ィスク装置、１６…アドレス変換コントローラ、１７…
変換マップ用ＳＲＡＭ、２１…シリアルコントローラ、
２２…オーディオコントローラ、２３…ＬＡＮコントロ
ーラ、２４…ＳＣＳＩコントローラ、３０…周辺デバイ
スコントローラ群

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵおよび主記憶メモリを相互接続す
   るＣＰＵバスと、 各種の周辺デバイスコントローラを相互接続するＩ／Ｏ
   バスと、 前記ＣＰＵバスとＩ／Ｏバスとの間に接続され、一方の
   バス上のデータにデータ変換を施して他方のバス上へ送
   出するＩ／Ｏコントローラと、 Ｉ／Ｏバスに接続され、Ｉ／Ｏバス上の仮想アドレスを
   物理アドレスに変換してＩ／Ｏバス上へ送出するアドレ
   ス変換手段とを具備したことを特徴とする情報処理装
   置。