JPH03282954A - ダイレクトメモリアクセスデータ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリと周辺デバイスとの間でデータ転送
を行うダイレクトメモリアクセス（以下、ＤＭＡという
）データ転送装置に関するものである。

〔従来の技術〕

第７図は例えば、実開昭６３−２０２５０号公報に示さ
れた従来のＤＭＡデータ転送装置を示すブロック図であ
る。図において１はこのＤＭＡデータ転送装置の全体制
御を行う中央処理装置（以下、ＣＰＵという）であシ、
２はこのＣＰＵ１に接続されたバスである。３はこのバ
ス２を介してＣＰＵ１に接続されたメモリであシ、４は
同様にしてＣＰＵ１とバス２で接続された周辺デバイス
である。５はバス２にて、　ＣＰＵ１．メモリ３９周辺
デバイス４に接続されたＤＭＡ回路であυ、６は周辺デ
バイス４からＤＭＡ回路５に対して転送要求を行う信号
（以下、ＤＲＥＱ信号という）、１はＤＭＡ回路５から
周辺デバイス４に対して転送準備完了を示す信号（以下
、ＤＡＣＫ信号という）、８はＤＭＡ回路５からＣＰＵ
Ｉに対してバスの解放要求を行う信号（以下、ＨＯＬＤ
信号という）、９はＣＰＵＩからＤＭＡ回路５に対して
返送される前記ＨＯＬＤ信号８に対するバス解放応答信
号（以下、ＨＬＤＡ信号という）、１ｏはメモリ３がア
クセスを完了したことを示す信号（以下、ＲＥＤＹ信号
という）である。

次に動作について説明する。ここで、第８図。

第９図はその状態遷移を示す説明図であシ、第１゜転送
のプログラミングが行われると、第８図、第９図に示す
Ｓ０状態となる。

以下、例えばメモリ３から周辺デバイス４へのデータ転
送について、第８図および第１０図を用いて説明する。

ＣＰＵ１によってＤＭＡ回路５が、メモリ３から周辺デ
バイス４への転送をプログラミングされるとＤＭＡ回路
５はＳ０状態となシ、周辺デバイス４からのＤＲＥＱ信
号６をテストして待状態になる。周辺デバイス４がＤＲ
ＥＱ信号６を有意にスルト、ＤＭＡ　回路５はＣＰＵＩ
Ｋ対してＨＯＬＤ信号８を出力してＳ１状態に遷移し、
ＣＰＵ１からのＨＬＤＡ信号９′ｔ−テストしてＳ１状
態で待状態になる。

ＣＰＵ１はＨＯＬＤ信号８を受は付けるとＨＬＤＡ信号
９を有意にする。ＤＭＡ回路５はそのＨＬＤＡ信号９を
受けるとＳ、状態に遷移し、メモリアクセスを開始しメ
モリ３からのＲＥＤＹ信号１０をテストする。メモリ３
の読み出しが完了してＲＥＤＹ信号１０が有意になると
、ＤＭＡ回路５は周辺デバイス４にＤＡＣＫ信号１を返
し、ＨＯＬＤ信号８を無効にしてＳ０状態に遷移し転送
を完了する。

次に周辺デバイス４からメモリ３へのデータについて、
第９図および第１１図を用いて説明する。

ＣＰＵ１によってＤＭＡ回路５が、周辺デバイス４から
メモリ３への転送をプログラミングされ、ＤＭＡ回路５
がＳ、状態に至るまでは上記動作と同じであるので、説
明を省略する。Ｓ、状態でＣＰＵ１からＨＬＤＡ信号９
が返されると、ＤＭＡ回路５は周辺デバイス４にＤＡＣ
Ｋ信号７を返してメモリライト動作を行い、Ｓ、状態に
遷移する。Ｓｔ状態でメモリ３からＲＥＤＹ信号１０が
返されると、ＤＭＡ回路５はＨＯＬＤ信号８をリセット
してＳ０状態に遷移し、転送を完了する。

これらの転送動作で周辺デバイス４とメモリ３との間で
バス幅が異なる場合には、バス幅の小さい方に転送バス
サイズを合わせる必要がある。即ち、例えばメモリ３の
バス幅が３２ビツトで周辺デバイス４のバス幅が８ビツ
トの場合には、ＤＭＡ転送のバス幅を８ビツトで行う必
要がある。従って３２ビツトデータの１回の転送を行う
には第８図及び第９図に示すシーケンスを４回線シ返す
ことになる。

〔発明が解決しようとする課題〕

従来のＤＭＡデータ転送装置は以上のように構成されて
いるので、バス幅の異なるメモリ３とアクセススピード
の遅い周辺デバイス４とのＤＭＡデータ転送がある場合
には、ＣＰＵ１を何度もホールドせねばならず、スホー
ルドしている時間が長くなってＣＰＵのバスアクセスを
妨げ、その処理能力を落としてシステム性能に影響を与
えるという課題があった。

この発明は上記のような課題を解消するためになされた
もので、ＣＰＵとメモリを接続するバスと周辺デバイス
のバスを分離し、各々のバスの最大バスレートでのアク
セスを可能にすることによシ、最大のシステム性能を引
き出すことのできるＤＭＡデータ転送装置を得ることを
目的とする。

〔課題を解決するための手段〕

この発明に係るＤＭＡデータ転送装置は、ＣＰＵとメモ
リを接続するバスと周辺デバイスの接続されるバスを分
離する分離手段と、ＣＰＵの周辺デバイスアクセスとＤ
ＭＡ回路の周辺デバイスアクセスを調停する調停手段と
を持たせたものである。

〔作用〕 この発明におけるＤＭＡデータ転送装置は、ＣＰＵとメ
モリの間のバスと周辺デバイスを接続するバスとを分離
し、ＣＰＵとＤＭＡ回路の周辺デバイスアクセスを調停
することによシ、ＣＰＵ　Ｋ接続されたメモリと、バス
幅が異なるアクセススピードの遅い周辺デバイスとの間
でＤＭＡデータ転送を行う場合に、周辺デバイスをアク
セスしている間もＣＰＵは処理を行うことを可能とし、
しかも各々のバスの最大レートでデータ転送できるよう
にして、ＤＭＡによるデータ転送に於てＣＰＵをホール
ドする時間と回数を最小限に抑え、大容量のデータ転送
をパス幅の異なる周辺デバイスとの間で行う場合にもＣ
ＰＵの負荷を大幅に削減できるＤＭＡデータ転送装置を
実現する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１はＣＰＵ、３はメモリ、４は周辺デバイ
ス、５はＤＭＡ回路、６はＤＲＥＱ信号、ＴはＤＡＣＫ
信号、８はＨＯＬＤ信号、９はＨＬＤＡ信号、１０はＲ
ＥＤＹ信号であり、第７図に同一符号を付した従来のそ
れらと同一　あるいは相当部分であるため詳細な説明は
省略する。

また、１１はＣＰＵ１とメモリ３とを接続しているバス
、１２は周辺デバイス４に接続されているバスで、ｔｂ
、１３はこのバス１１と１２とを分離する分離手段とし
てのバス分離バッファでるる。

１４はＣＰＵ１とＤＭＡ回路５が周辺デバイス４にアク
セスする時のバスの競合を調停する調停手段としてのバ
ス調停回路でｓｂ、ｉｓはバス１２によって周辺デバイ
ス４に接続され、周辺デバイス４に書き込み、あるいは
読み出しされるデータの配列を変換する変換手段として
のバス変換回路である。

さらに、１６はバス調停回路１４からＣＰＵ１に対して
、バス１１のアクセス権の解放を要求する信号（以下、
ＣＰＵＨＯＬＤ信号という）であシ、１１はＣＰＵＩか
らバス調停回路１４にバス１１のアクセス権の解放を知
らせる信号（以下、ＣＰＵＨＬＤＡ信号という）である
。１８はＣＰＵ　１が周辺デバイス４をアクセスする時
に生成される信号（以下、ＤＥＶＡＣ信号という）であ
る。なお、ＨＯＬＤ信号８とＨＬＤＡ信号９とはＤＭＡ
回路５とバス調停回路１４との間で授受され、ＲＥＤＹ
信号１０はメモリ３とＤＭＡ回路５およびバス調停回路
１４との間で授受される点で、第７図に示したものとは
異なっている。

次に動作について説明する。ここで、第２図はメモリ３
から周辺デバイス４へのデータ転送時の状態遷移を示す
説明図、第３図、第４図はその動作タイミングを示すタ
イムチャートでアシ、第５図は周辺デバイス４からメモ
リ３へのデータ転送時の状態遷移を示す説明図、第６図
はその動作タイミングを示すタイムチャートである。以
下の説明では、メモリ３のパス幅が３２ビツト、周辺デ
バイス４のパス幅が８ビツトであるものとする。

まず、ＣＰＵ１との間に競合がない場合の、メモリ３か
ら周辺デバイス４へのデータ転送について、第２図およ
び第３図を用いて説明する。ＣＰＵ　１によってＤＭＡ
回路５がメモリ３から周辺デバイス４への転送をプログ
ラミングされるとＤＭＡ回路５はＳ０状態となシ、周辺
デバイス４からのＤＲＥＱ信号６をテストして待状態に
なる。周辺デバイス４がＤＲＥＱ信号６を有意にすると
、ＤＭＡ回路５はバス調停回路１４に対してＨＯＬＤ信
号８を出力し、バス調停回路１４はこのＨＯＬＤ信号８
を受は取るとＣＰＵ　１に対してＣＰＵＨＯＬＤ信号１
６を出力する。ＤＭＡ回路５は前記ＨＯＬＤ信号８を出
力するとＳ、状態に遷移し、ＣＰＵ１からのＣＰＵＨＬ
ＤＡ　１７を受けたバス調停回路１４から出力されるＨ
ＬＤＡ信号９をテストしながらそのＳ、状態にとどまる
。

ＤＭＡ回路５はＨＬＤＡ信号９を受けるとＳ！状態に遷
移し、メモリアクセスを開始してメモリ３からのＲＥＤ
Ｙ信号１０をテストする。メモリ３の読み出しが完了し
てＲＥＤＹ信号１０が有意になると、ＤＭＡ回路５は周
辺デバイス４にＤＡＣＫ信号Ｔ信号力、ＨＯＬＤ信号８
を無効にしてＳ、状態に遷移し、バス調停回路１４はＣ
ＰＵＨＯＬＤ信号１６を無効にする。この時周辺デバイ
ス４に書き込まれるのは３２とットデータの最下位バイ
トである。このＳ、状態では周辺デバイス４からのＤＲ
ＥＱ信号６をテストしておシ、このＤＲＥＱ信号６待ち
の状態となりている。

周辺デバイス４からＤＲＥＱ信号６が出力されると、Ｄ
ＭＡ回路５は、同様にして２番目のバイトを周辺デバイ
ス４に返し、ＤＡＣＫ信号Ｔ信号力してＳ４状態に遷移
する。以下、同様に３番目のバイト及び最上位バイトも
、ＤＭＡ回路５がＳ１１状態に状態遷移しながら周辺デ
バイス４に転送してゆく。これらのデータの配列の変換
はバス変換回路１５で行われる。

次に、これら一連の動作中にＣＰＵ１からの周辺デバイ
ス４にアクセスがある場合について、第２図および第４
図を用いて説明する。例えばＳ３状態で周辺デバイス４
からのＤＲＥＱ信号６が無いときにＣＰＵ１からのＤＥ
ＶＡＣ信号１８が有意になると、ＤＭＡ回路５はバス１
２をＣＰＵ１に解放してＳ６状態に状態遷移する。ＣＰ
ＵＩの周辺デバイス４へのアクセスが終了するのを待っ
て、ＤＭＡ回路５は再びＳ、状態に戻る。これによって
ＣＰＵ１のアクセスを滞らせる事なく、ＤＭＡ回路５に
よるデータ転送が可能になる。

次に周辺デバイス４からメモリ３へのデータ転送につい
て、第５図および第６図を用いて説明する。前述の場合
を同様にしてＣＰＵ　１によってＤＭＡ回路５が周辺デ
バイス４からメモリ３への転送をプログラミングされる
と、ＤＭＡ回路５はＳ０状態となり周辺デバイス４から
のＤＲＥＱ信号６をテストして待状態になる。周辺デバ
イス４がＤＲＥＱ信号６を有意にすると、ＤＭＡ回路５
は周辺デバイス４に対してＤＡＣＫ信号７を出力し、状
態Ｓ、に状態遷移する。以下同様の動作を繰り返してＳ
、状態に遷移してゆく。ＤＭＡ回路５は、ＳＲ状態にあ
る時に周辺デバイス４からのＤＲＥＱ信号６が有意にな
ると、ＤＡＣＫ信号７を周辺デバイス４に返しながらバ
ス調停回路１４に対してＨＯＬＤ信号８を出力する。

とのＨＯＬＤ信号８を受けたバス調停回路１４はＣＰＵ
１に対してＣＰＵＨＯＬＤ信号１６を出力する。

ＣＰＵ１はこのＣＰＵＨＯＬＤ信号１６を受は付けると
、ＣＰＵＨＬＤＡ信号１７をバス調停回路１４に返し、
バス調停回路１４はＤＭＡ回路５に対してＨＬＤＡ信号
９を返す。これによってＤＭＡ回路５は周辺デバイス４
よシ読み込んだバイトデータをバス変換回路１５で配列
し直し、３２ビツトデータとしてメモリ３に対しライト
動作を行う。この時状態はＳ、に遷移しておシ、メモリ
３からのＲＥＤＹ信号１０を待ってＳ０状態に戻シ転送
を完了する。

周辺デバイス４からのＤＲＥＱ信号６を待っているＳｏ
　、ｓ、　、ｓ、の各状態における、ＣＰＵ１からのア
クセスとの競合は、メモリ３から周辺デバイス４へのデ
ータ転送と同じである。

なお、上記実施例では、バス幅が３２ビツトのメモリ３
と８ビツトの周辺デバイス４との間でのデータ転送例を
示したが、バス幅が３２ビツトと１６ビツト、あるいは
１６ビツトと８ビツト等、他の組合せによるデータ幅の
メモリと周辺デバイスの間でのＤＭＡデータ転送に適用
してもよく、上記実施例と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれｔｆｃＰＵＫ接続された
メモリと周辺デバイスの接続されたバスとを分離し、　
ＣＰＵとＤＭＡ回路によ□る周辺デバイスへのアクセス
を調停するように構成したのでＤＭＡ回路によるデータ
転送中にもＣＰＵの処理を行えるようになシ、また、バ
ス幅の異なる周辺デバイスに対してもその最大転送レー
トで転送することが可能となって、　ＣＰＵの処理がＤ
ＭＡ転送によってホールドされる時間及び回数を最小限
に抑えることができ、システム全体の性能を最大限に引
き出すことができるＤＭＡデータ転送装置が得られる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＤＭＡデータ転送装
置を示すブロック図、第２図および第５図はその状態遷
移を示す説明図、第３図および第４図、第６図はその動
作タイミングを示すタイムチャート、第７図は従来のＤ
ＭＡデータ転送装置を示すブロック図、第８図、第９図
はその状態遷移を示す説明図、第１０図、第１１図はそ
の動作タイミングを示すタイムチャートである。 １はＣＰＵ、　３はメモリ、４は周辺デバイス、５はＤ
ＭＡ回路、１１．１２はバス、１３Ｆｉ分離手段（バス
分離バッファ）、１４は調停手段（バス訓示１゜

Claims (1)

【特許請求の範囲】
1. 中央処理装置とバス接続されたメモリと、前記バスに接
   続された周辺デバイスとの間でのデータの転送を、前記
   中央処理にてプログラミングされるダイレクトメモリア
   クセス回路を用いて実行するダイレクトメモリアクセス
   データ転送装置において、前記中央処理装置とメモリと
   を接続しているバスと、前記周辺デバイスが接続されて
   いるバスとを分離する分離手段と、前記中央処理装置と
   、前記ダイレクトメモリアクセス回路の周辺デバイスア
   クセス時における前記バスの競合を調停する調停手段と
   、前記周辺デバイスに書き込み、読み出しされるデータ
   の配列を行う変換手段とを備えたことを特徴とするダイ
   レクトメモリアクセスデータ転送装置。