JPS6111876A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS6111876A JPS6111876A JP13112984A JP13112984A JPS6111876A JP S6111876 A JPS6111876 A JP S6111876A JP 13112984 A JP13112984 A JP 13112984A JP 13112984 A JP13112984 A JP 13112984A JP S6111876 A JPS6111876 A JP S6111876A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、複数のプロセサが１個の書込み読出し可能
なメモリを用いてデータ転送を行なう場合のデータ転送
方式に関するものである。
なメモリを用いてデータ転送を行なう場合のデータ転送
方式に関するものである。
従来の斯種システムは第３図の如く構成されていた。
１．２はＣＰＵを示し、これらＣＰＵＩ、２は、Ｉ１０
ポート３，４またはデータ転送用Ｉ１０ポー）５．６を
介して接続されていた。また、ＣＰＵ１．２はともに、
パス切換部７を介してＲＡＭ８゜９をアクセス可能であ
る。
ポート３，４またはデータ転送用Ｉ１０ポー）５．６を
介して接続されていた。また、ＣＰＵ１．２はともに、
パス切換部７を介してＲＡＭ８゜９をアクセス可能であ
る。
このようなシステムにおいてデータ転送を行なう場合に
は、工１０ポート３．４をデータ転送に必要な条件デー
タの送受を行ない、しかる後に、データ転送用Ｉ１０ポ
ート５，６を用いてデータの転送を行なうものであった
。または、上記と同様にデータ転送に必要な条件データ
の送受を行なった後、例えばＣＰＵ１がパス切換部７を
介してＲＡＭ８に所要のデータを書込み、次にパス切換
部７を制御してＣＰＵ２がパス切換部７を介してＲＡＭ
Ｂ内に上記ＣＰＵ１の動作により書込まれたデータを読
み出すようにしていた。
は、工１０ポート３．４をデータ転送に必要な条件デー
タの送受を行ない、しかる後に、データ転送用Ｉ１０ポ
ート５，６を用いてデータの転送を行なうものであった
。または、上記と同様にデータ転送に必要な条件データ
の送受を行なった後、例えばＣＰＵ１がパス切換部７を
介してＲＡＭ８に所要のデータを書込み、次にパス切換
部７を制御してＣＰＵ２がパス切換部７を介してＲＡＭ
Ｂ内に上記ＣＰＵ１の動作により書込まれたデータを読
み出すようにしていた。
また、２以上のＣＰＵによるデータ転送についても、同
様な手順によりデータ転送を行なうものであった。
様な手順によりデータ転送を行なうものであった。
しかしながら上記のようなデータ転送方式によると、必
ずＩ１０ポート３．４ｉ介して条件データを送受する必
要があり、この条件データの送受に時間を要した。更に
、相手のＣＰＵが他の処理中であるときには、直ちに条
件データの送受を行なうことができないので、当該処理
が終了する迄待つ必要があシ時間のロス功；大きくなる
という欠点があった。そこで、上記の打合せのための割
シ込みを最優先のものとしたシステムが考えられるが、
これによるとデータ転送のために他の処理が停止するの
で、頻繁にデータ転送が行なわれるシステムでは、他の
処理を行なえないＣＰＵが生じる可能性があシ問題であ
る。
ずＩ１０ポート３．４ｉ介して条件データを送受する必
要があり、この条件データの送受に時間を要した。更に
、相手のＣＰＵが他の処理中であるときには、直ちに条
件データの送受を行なうことができないので、当該処理
が終了する迄待つ必要があシ時間のロス功；大きくなる
という欠点があった。そこで、上記の打合せのための割
シ込みを最優先のものとしたシステムが考えられるが、
これによるとデータ転送のために他の処理が停止するの
で、頻繁にデータ転送が行なわれるシステムでは、他の
処理を行なえないＣＰＵが生じる可能性があシ問題であ
る。
本発明は、上記のような従来のデータ転送方式の欠点に
鑑みなされたもので、その目的は、データ転送を、転送
のための条件データを送受することなしに行なうことが
でき、夫々のプロセサが独立して処理を行ないながら必
要なデータ転送を行なうことのできるデータ転送方式を
提供することである。
鑑みなされたもので、その目的は、データ転送を、転送
のための条件データを送受することなしに行なうことが
でき、夫々のプロセサが独立して処理を行ないながら必
要なデータ転送を行なうことのできるデータ転送方式を
提供することである。
そこで本発明は、バスライン切換部を介して優先的に書
込み読出し可能なメモリをアクセス可能な１個の第１の
プロセサと、該第１のプロセサより優先度が低く上記メ
モリをアクセス可能な１個以上の第２のプロセサとによ
りデータ転送するよ ”うにし、かつ、上記の第２の
プロセサから出力される上記メモリに対するアクセス要
求信号を受けて上記第１のプロセサに対するホールド信
号を出力するホールド信号出力部と、上記ホールド信号
に応答して上記第１のプロセサからホールド応答信号が
出力されるまでは上記アクセス要求信号を受付けられた
第２のプロセサに対しウェイト信号を出力し、上記ホー
ルド応答４６号が出力された後には上記ウェイト信号の
出力を停止するとともに、上記アクセス要求信号を受付
けられた第２のプロセサと上記メモリとが接続されるよ
うに上記バスライン切換部へ切換信号を送出する制御部
とを具備し、上記第１第２のプロセサの１個が上記メモ
リをアクセス可能とすることにより、上記各プロセサ間
のデータ転送を行なうよう（したものである。
込み読出し可能なメモリをアクセス可能な１個の第１の
プロセサと、該第１のプロセサより優先度が低く上記メ
モリをアクセス可能な１個以上の第２のプロセサとによ
りデータ転送するよ ”うにし、かつ、上記の第２の
プロセサから出力される上記メモリに対するアクセス要
求信号を受けて上記第１のプロセサに対するホールド信
号を出力するホールド信号出力部と、上記ホールド信号
に応答して上記第１のプロセサからホールド応答信号が
出力されるまでは上記アクセス要求信号を受付けられた
第２のプロセサに対しウェイト信号を出力し、上記ホー
ルド応答４６号が出力された後には上記ウェイト信号の
出力を停止するとともに、上記アクセス要求信号を受付
けられた第２のプロセサと上記メモリとが接続されるよ
うに上記バスライン切換部へ切換信号を送出する制御部
とを具備し、上記第１第２のプロセサの１個が上記メモ
リをアクセス可能とすることにより、上記各プロセサ間
のデータ転送を行なうよう（したものである。
以下図面を参照して本発明の詳細な説明する。
第１図ｌ１ｉ２個のＣＰＵｌ０，１１が、ＲＡＭ２２を
用いてデータ転送を行なうシステムのブロック図である
。ＣＰＵｌ０，１１はバスライン切換部２１を介してＲ
ＡＭ２２をアクセス可能である。アンｒゲ・−ト１９か
ら出力される切換信号■がＬレベルであれば、ＣＰＵＩ
Ｉがバスライン切換部２１ｔｌ−介してＲＡＭ２２をア
クセス可能であシ、切換信号２０がＨレベルであれば、
ＣＰＵｌ０がバスライン切換部２１を介してＲＡＭ２２
’ｅアクセス可能である。
用いてデータ転送を行なうシステムのブロック図である
。ＣＰＵｌ０，１１はバスライン切換部２１を介してＲ
ＡＭ２２をアクセス可能である。アンｒゲ・−ト１９か
ら出力される切換信号■がＬレベルであれば、ＣＰＵＩ
Ｉがバスライン切換部２１ｔｌ−介してＲＡＭ２２をア
クセス可能であシ、切換信号２０がＨレベルであれば、
ＣＰＵｌ０がバスライン切換部２１を介してＲＡＭ２２
’ｅアクセス可能である。
ｃｐｔｙｉｏからホールド信号出力部１２ヘアクセス要
求償号２３が与えられる。ホールド信号出力部１２は、
アクセス要求信号ＺがＬレベルとして与えられていると
きには、その出力であるホールド信号１３をＬレベルと
し、アクセス要求信号おがＨレベルとして与えられてい
るときには、ホールド信号１３をＨレベルとする。ホー
ルド信号１３ＦｉＣＰＵ１１のホールド端子（ＨＯＬＤ
）に与えられて、ＣＰＵ１１のバスラインスの使用停止
状態（ホールド状態）を要求する信号となるとともに、
アンドグー、）１７゜１９の一方の入力端子に与えられ
る。
求償号２３が与えられる。ホールド信号出力部１２は、
アクセス要求信号ＺがＬレベルとして与えられていると
きには、その出力であるホールド信号１３をＬレベルと
し、アクセス要求信号おがＨレベルとして与えられてい
るときには、ホールド信号１３をＨレベルとする。ホー
ルド信号１３ＦｉＣＰＵ１１のホールド端子（ＨＯＬＤ
）に与えられて、ＣＰＵ１１のバスラインスの使用停止
状態（ホールド状態）を要求する信号となるとともに、
アンドグー、）１７゜１９の一方の入力端子に与えられ
る。
ｃ Ｐ Ｕ １１はホールド状態となると、ホールド応
答信号１４を、ＬレベルからＨレベルへ遷移させてパス
切換発生回路１６へ出力する。また、パス切換発生回路
１６には、ＣＰＵＩＩからバスラインｉ上のデータが破
壊されないようにノ々ス切換のタイミングを与える同期
クロック１５が出力されている。パス切換発生回路１６
はホールド応答信号１４がＬレベルである間にはその出
力をＬレベルとしておくが、ホールド応答信号１４がＬ
レベルからＨレベルとなると、同期クロック１５に同期
して切換指示信号２６及びウェイト指示信号２７をレベ
ルからＨレベルへ変化させる。またパス切換発生回路１
６は、ホールド応答信号１４がＨレベルからＬレベルと
なると、同期クロック１５に同期して切換指示信号２６
及びウェイト指示信号２７をＨレベルからＬレベルに変
化させる。アンドグー）１７，１９のホールド信号が与
えられていない入力端子には、夫々、ウェイト指示信号
２７、切換指示信号２６が与えられている。アンドゲー
ト１７の出力はウェイト信号１８となってＣＰＵ１０の
レディ端子（Ｒ，ＥＡＤＹ）に与えられ、アンドゲート
１９の出力は切換信号加となってバスライン切換部２１
へ与えられている。ｃｐｔｒｉｏＦｉウェイト信号１８
がＬレベルであるときには、ＲＡＭ２２をアクセス不可
能であシ、つ゛エイト信号１８がＨレベルであるときに
は、ＲＡＭ２２ｉアクセス可能である。
答信号１４を、ＬレベルからＨレベルへ遷移させてパス
切換発生回路１６へ出力する。また、パス切換発生回路
１６には、ＣＰＵＩＩからバスラインｉ上のデータが破
壊されないようにノ々ス切換のタイミングを与える同期
クロック１５が出力されている。パス切換発生回路１６
はホールド応答信号１４がＬレベルである間にはその出
力をＬレベルとしておくが、ホールド応答信号１４がＬ
レベルからＨレベルとなると、同期クロック１５に同期
して切換指示信号２６及びウェイト指示信号２７をレベ
ルからＨレベルへ変化させる。またパス切換発生回路１
６は、ホールド応答信号１４がＨレベルからＬレベルと
なると、同期クロック１５に同期して切換指示信号２６
及びウェイト指示信号２７をＨレベルからＬレベルに変
化させる。アンドグー）１７，１９のホールド信号が与
えられていない入力端子には、夫々、ウェイト指示信号
２７、切換指示信号２６が与えられている。アンドゲー
ト１７の出力はウェイト信号１８となってＣＰＵ１０の
レディ端子（Ｒ，ＥＡＤＹ）に与えられ、アンドゲート
１９の出力は切換信号加となってバスライン切換部２１
へ与えられている。ｃｐｔｒｉｏＦｉウェイト信号１８
がＬレベルであるときには、ＲＡＭ２２をアクセス不可
能であシ、つ゛エイト信号１８がＨレベルであるときに
は、ＲＡＭ２２ｉアクセス可能である。
以上の構成において、パス切換発生回路１６．アンドグ
ー）１７＊１９ｔｊ：、ホールド応答信号１＠ぶＨレベ
ルとされるまでＣＰ Ｕ １０ヘウ工イト信号１８ｆＬ
レベルとして出力し、ホールド応答信号１４がＨレベル
となると、ウェイト信号１８をＨレベルとしてＣＰ Ｕ
１０のウェイト動作を停止させるとともに、ＣＰ Ｕ
１０とＲＡＭ２２とが接続されるように、バスライン
切換部２エヘ切換信号２０をＨレベルとして出力する制
御部として機能する。
ー）１７＊１９ｔｊ：、ホールド応答信号１＠ぶＨレベ
ルとされるまでＣＰ Ｕ １０ヘウ工イト信号１８ｆＬ
レベルとして出力し、ホールド応答信号１４がＨレベル
となると、ウェイト信号１８をＨレベルとしてＣＰ Ｕ
１０のウェイト動作を停止させるとともに、ＣＰ Ｕ
１０とＲＡＭ２２とが接続されるように、バスライン
切換部２エヘ切換信号２０をＨレベルとして出力する制
御部として機能する。
以上のように構成されたシステムにおいて、ＣＰ Ｕ
１０からＣＰ Ｕ １１ヘデータ転送する場合の動作を
説明する。先ず、ＣＰＵ１０はアクセス要求信号２３を
ＬしくルからＨレベルに変化させる。このときには、Ｃ
ＰＵ１１からホールド応答信号１４がＬレベルとして出
力されているから、切換指示信号２６及びウェイト指示
信号ｎがＬレベルであシ、この結果、切換信号加及びウ
ェイト信号１８がＬレベルとなっているから、ＣＰＵｌ
０はウェイト状態でＲＡＭ２２のアクセスは不可能であ
シ、一方、ＣＰＵ１１がＲＡＭ２２をアクセス可能とな
っている。次に、ＣＰ Ｕ １１がホールド応答信号１
４をＬレベルからＨレベルに変化させると、パス切換発
生回路１６は切換指示信号２６及びウェイト指示信号２
７を同期クロック１５に同期させてＬレベルからＨレベ
ルへ変化させる。これによって、アンドゲート１９から
は切換信号２０がＨレベルとされて出力され、アンドゲ
ート１７からはウェイト信号がＨレベルとなって出力さ
れる。この結果、バスライン切換部２１は、バスライン
２５とＲＡＭ２２とを接続するように動作し、ＣＰ Ｕ
１０はウェイト動作を停止して、ＲＡＭ２２をアクセ
ス可能となる。このとき、ＣＰＵｌｌｔＲＡＭ２２に、
ＣＰＵ１１へ転送すべきデータを書込む。
１０からＣＰ Ｕ １１ヘデータ転送する場合の動作を
説明する。先ず、ＣＰＵ１０はアクセス要求信号２３を
ＬしくルからＨレベルに変化させる。このときには、Ｃ
ＰＵ１１からホールド応答信号１４がＬレベルとして出
力されているから、切換指示信号２６及びウェイト指示
信号ｎがＬレベルであシ、この結果、切換信号加及びウ
ェイト信号１８がＬレベルとなっているから、ＣＰＵｌ
０はウェイト状態でＲＡＭ２２のアクセスは不可能であ
シ、一方、ＣＰＵ１１がＲＡＭ２２をアクセス可能とな
っている。次に、ＣＰ Ｕ １１がホールド応答信号１
４をＬレベルからＨレベルに変化させると、パス切換発
生回路１６は切換指示信号２６及びウェイト指示信号２
７を同期クロック１５に同期させてＬレベルからＨレベ
ルへ変化させる。これによって、アンドゲート１９から
は切換信号２０がＨレベルとされて出力され、アンドゲ
ート１７からはウェイト信号がＨレベルとなって出力さ
れる。この結果、バスライン切換部２１は、バスライン
２５とＲＡＭ２２とを接続するように動作し、ＣＰ Ｕ
１０はウェイト動作を停止して、ＲＡＭ２２をアクセ
ス可能となる。このとき、ＣＰＵｌｌｔＲＡＭ２２に、
ＣＰＵ１１へ転送すべきデータを書込む。
ＣＰＵｌ０はデータの書込みを終了すると、アクセス要
求信号２３をＨレベルからＬレベルへ変化させる。する
と、ホールド信号出力部１２けホールド信号１３をＨレ
ベルからＬレベルへ変化させる。これによシ、ウェイト
信号１８及び切換信舟加がＬレベルとなシ、バスライン
切換部２１はバスライン冴とＲＡＭ２２とを接続し、Ｃ
Ｐ Ｕ １１がＲＡＭ２２をアクセス可能となる。また
、ＣＰＵＩＩは、ホールド信号１３をＬレベルとされた
ことにより、ホールド応答信号をＨレベルからＬレベル
に変化させる。パス切換発生回路１６は同期クロック１
５に同期して、切換指示信号％及びウェイト指示信号２
７をＨレベルからＬレベルに変化させる。これ以降、Ｃ
ＰＵ１１１１″ｉＲＡＭ２２内のデータを読み出す。こ
のようにして、ＣＰＵｌ０からＣＰＵＩＩへのデータ転
送がなされる。
求信号２３をＨレベルからＬレベルへ変化させる。する
と、ホールド信号出力部１２けホールド信号１３をＨレ
ベルからＬレベルへ変化させる。これによシ、ウェイト
信号１８及び切換信舟加がＬレベルとなシ、バスライン
切換部２１はバスライン冴とＲＡＭ２２とを接続し、Ｃ
Ｐ Ｕ １１がＲＡＭ２２をアクセス可能となる。また
、ＣＰＵＩＩは、ホールド信号１３をＬレベルとされた
ことにより、ホールド応答信号をＨレベルからＬレベル
に変化させる。パス切換発生回路１６は同期クロック１
５に同期して、切換指示信号％及びウェイト指示信号２
７をＨレベルからＬレベルに変化させる。これ以降、Ｃ
ＰＵ１１１１″ｉＲＡＭ２２内のデータを読み出す。こ
のようにして、ＣＰＵｌ０からＣＰＵＩＩへのデータ転
送がなされる。
また、ＣＰＵＩＩからＣＰ Ｕ １０ヘデータ転送を行
なう場合には、ＣＰＵ１１がホールド応答信号１４をＨ
レベルとしていないときに、ＣＰＵ１１がＲＡＭ乙ヘデ
ータを書込み、これ以降に、ＣＰＵｌ０がアクセス要求
信号２３をＨレベルとして上記のような動作によυＲＡ
Ｍ２２内のデータを読取れば良い。
なう場合には、ＣＰＵ１１がホールド応答信号１４をＨ
レベルとしていないときに、ＣＰＵ１１がＲＡＭ乙ヘデ
ータを書込み、これ以降に、ＣＰＵｌ０がアクセス要求
信号２３をＨレベルとして上記のような動作によυＲＡ
Ｍ２２内のデータを読取れば良い。
第２図は本発明の他の実施例である。この実施例では、
ＲＡＭ２２ｆｉ−１第１のプロセサであるＣＰＵ１１と
、第２のプロセサであるＣ Ｐ、 Ｕ ＩＯ３−１０□
。
ＲＡＭ２２ｆｉ−１第１のプロセサであるＣＰＵ１１と
、第２のプロセサであるＣ Ｐ、 Ｕ ＩＯ３−１０□
。
・・・、１０４とによ・り使用し、相互のデータ転送を
行なうようにしたものである。
行なうようにしたものである。
２１Ａはバスライン切換部、１２Ａはホールド信号出力
部、３０は制御部、為＋ ２５１ｔ ２５２９・・・、
２５ｆｉはバスライン、２Ｊｐ ２０ｘｅ・−・、２輻
は切換信号、２３１１ ２３２１・・・、２３．はアク
セス要求信号、１８Ｉ。
部、３０は制御部、為＋ ２５１ｔ ２５２９・・・、
２５ｆｉはバスライン、２Ｊｐ ２０ｘｅ・−・、２輻
は切換信号、２３１１ ２３２１・・・、２３．はアク
セス要求信号、１８Ｉ。
１８□、・・・、１８ｎはウェイト信号、１３はホール
ド信号、１４はホールド応答信号、１５は同期クロック
を夫々示す。
ド信号、１４はホールド応答信号、１５は同期クロック
を夫々示す。
ホールド信号出力部１２Ａは、アクセス要求信号２３１
ｙ ２３ｚｙ・・・、２３ユの少なくとも１つがＨレベ
ルになると、ホールド信号１３をＬレベルからＨレベル
へ変化させる。制御部３０ＩＩ′ｉホ一ルド応答信号１
４がＬレベルからＨレベルへ変化したときに、アクセス
要求信号２３．、２３□・・・、２３ｎに基づいて切換
信号２０し２０２．・−・、２輻とウェイト信号１８１
、 ＩＢ２．・・・、１８゜とを制御する。具体的に
は、アクセス要求信号２３ｉｔ ２３ｚｔ・・・、２３
ｎの一つがＨレベルとなったときには、対応するＣＰＵ
がノ々スライン切換部２１Ａを介してＲＡＭ２２をアク
セス可能となるように、切換信号２０ Ｈ＋ ２０２
ｍ ”・、２幅を出力し、ウェイト信号１８１＊ １
８ｚ＊・・・、１８ｎの一つをＬレベルからＨレベルへ
変化させる。また、アクセス要求信号２３１ｗ ２３ｚ
＊・−、２３ａの二つ以上が競合してＨレベルとなった
ときには、予め定められた優先順位の高いＣＰＵがバス
ライン切換部４を介してＲ，ＡＭ２２をアクセス可能と
なるように、切換信号２０１ｔ ２０ｚｔ ”−’ｓ
２０□を出力し、上記優先度の高いＣＰＵへ与えるウェ
イト信号をＬレベルからＨレベルトスる。
ｙ ２３ｚｙ・・・、２３ユの少なくとも１つがＨレベ
ルになると、ホールド信号１３をＬレベルからＨレベル
へ変化させる。制御部３０ＩＩ′ｉホ一ルド応答信号１
４がＬレベルからＨレベルへ変化したときに、アクセス
要求信号２３．、２３□・・・、２３ｎに基づいて切換
信号２０し２０２．・−・、２輻とウェイト信号１８１
、 ＩＢ２．・・・、１８゜とを制御する。具体的に
は、アクセス要求信号２３ｉｔ ２３ｚｔ・・・、２３
ｎの一つがＨレベルとなったときには、対応するＣＰＵ
がノ々スライン切換部２１Ａを介してＲＡＭ２２をアク
セス可能となるように、切換信号２０ Ｈ＋ ２０２
ｍ ”・、２幅を出力し、ウェイト信号１８１＊ １
８ｚ＊・・・、１８ｎの一つをＬレベルからＨレベルへ
変化させる。また、アクセス要求信号２３１ｗ ２３ｚ
＊・−、２３ａの二つ以上が競合してＨレベルとなった
ときには、予め定められた優先順位の高いＣＰＵがバス
ライン切換部４を介してＲ，ＡＭ２２をアクセス可能と
なるように、切換信号２０１ｔ ２０ｚｔ ”−’ｓ
２０□を出力し、上記優先度の高いＣＰＵへ与えるウェ
イト信号をＬレベルからＨレベルトスる。
このようにすることにより、ＣＰＵＩＩ、ＣＰＵ１０１
＊ １（ｈｅ ”’ｅ １０ｎはＲＡＭ２２ｅアクセ
ス可能であるから、これらＣＰＵ間のデータ転送が可能
となる。例えば、ＣＰＵＩＩがＲＡＭ２２に書込んだデ
ータをＣＰ Ｕ １０１ ｅ １０ ＊ ｔ・・−、１
０ｆｉの全部または一部が読出すこともできるし、その
逆も可能となる。また、ｃｐ’ｕｉｏ１．１０ｚ＊ ”
＝ｔ １０ｍの相互間でもデータ転送が可能となる。
＊ １（ｈｅ ”’ｅ １０ｎはＲＡＭ２２ｅアクセ
ス可能であるから、これらＣＰＵ間のデータ転送が可能
となる。例えば、ＣＰＵＩＩがＲＡＭ２２に書込んだデ
ータをＣＰ Ｕ １０１ ｅ １０ ＊ ｔ・・−、１
０ｆｉの全部または一部が読出すこともできるし、その
逆も可能となる。また、ｃｐ’ｕｉｏ１．１０ｚ＊ ”
＝ｔ １０ｍの相互間でもデータ転送が可能となる。
以上述べてきたように、本実施例によれば、データ転送
に先立つ条件データの送受なしに、必要時にデータ転送
可能である。しかも、−個の調にデータを書込むか、−
個のＲＡＭからデータを読出すかの動作だけなのでζ夫
々のＣＰＵＨシステムの仕様の範囲で独立して、任意に
ＲＡＭへのデータ書込４、ＲＡＭからのデータ読出しを
行なえば良く、極めて便利である。また、ＣＰＱが他の
ＣＰＵの処理が終るまで待たされることもなく、また、
自己の処理を強制的に停止させられることもない。ＣＰ
Ｕ １１がホールド応答信号１４ ｔ Ｈレベルにし
ていても、ＣＰＵ１ｘＦｉ図示せぬ他のバス等を使用し
て必要な処理が可能である。また、ＣＰＵＩＪ＊ Ｉ
ｏｎｓ・・・、 １０ｎにおいてはアクセス要求が競合
した場合には、ウェイを信号が長らくＨレベルとならぬ
ときには、他の処理へ移行することも可能である。
に先立つ条件データの送受なしに、必要時にデータ転送
可能である。しかも、−個の調にデータを書込むか、−
個のＲＡＭからデータを読出すかの動作だけなのでζ夫
々のＣＰＵＨシステムの仕様の範囲で独立して、任意に
ＲＡＭへのデータ書込４、ＲＡＭからのデータ読出しを
行なえば良く、極めて便利である。また、ＣＰＱが他の
ＣＰＵの処理が終るまで待たされることもなく、また、
自己の処理を強制的に停止させられることもない。ＣＰ
Ｕ １１がホールド応答信号１４ ｔ Ｈレベルにし
ていても、ＣＰＵ１ｘＦｉ図示せぬ他のバス等を使用し
て必要な処理が可能である。また、ＣＰＵＩＪ＊ Ｉ
ｏｎｓ・・・、 １０ｎにおいてはアクセス要求が競合
した場合には、ウェイを信号が長らくＨレベルとならぬ
ときには、他の処理へ移行することも可能である。
以上説明したように本発明によれば、データ転送に先立
つデータ転送のための条件データの送受を必要としない
ので、条件データを送受するに要する時間と、条件デー
タの送受が可能となる迄の待ち時間とを節約でき、ロス
時間の少ないデータ転送が可能である。また、夫々のプ
ロセサはメモリからデータの読出し、メモリへのデータ
の書込みを独立して行なえば良いから、各プロセサは独
立して処理を進行できるものである。
つデータ転送のための条件データの送受を必要としない
ので、条件データを送受するに要する時間と、条件デー
タの送受が可能となる迄の待ち時間とを節約でき、ロス
時間の少ないデータ転送が可能である。また、夫々のプ
ロセサはメモリからデータの読出し、メモリへのデータ
の書込みを独立して行なえば良いから、各プロセサは独
立して処理を進行できるものである。
第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図、第３図は従来のデータ転
送方式を示すブロック図である。 １０＋ ｌ０Ｉｅ １０ｚ＊・・・、 １０．、１ｌ−
ＣＰＵ１２、１２Ａ・・・ホールド信号出力部 １３・
−・ホールド信号 １４・−・ホールド応答信号 １５
・・・同期クロック １６−−−−ａス切換発生回路
１７．１９・・・アンドゲート １８・・・ウェイト信
号 ２０ｔ ２０１ ｅ ２０＊ ｔ・・・。 ２０ｍ・・・切換信号 ２１シ・−２１Ａ・・・バスラ
イン切換部（資）・・・制御部
明の他の実施例のブロック図、第３図は従来のデータ転
送方式を示すブロック図である。 １０＋ ｌ０Ｉｅ １０ｚ＊・・・、 １０．、１ｌ−
ＣＰＵ１２、１２Ａ・・・ホールド信号出力部 １３・
−・ホールド信号 １４・−・ホールド応答信号 １５
・・・同期クロック １６−−−−ａス切換発生回路
１７．１９・・・アンドゲート １８・・・ウェイト信
号 ２０ｔ ２０１ ｅ ２０＊ ｔ・・・。 ２０ｍ・・・切換信号 ２１シ・−２１Ａ・・・バスラ
イン切換部（資）・・・制御部
Claims (2)
- （１）１個の第１のプロセサと、１個以上の第２のプロ
セサと、書込み読出し可能なメモリと、該メモリと前記
第１、第２のプロセサ中の１個のプロセサとが接続され
るようにバスラインの切換を行なうバスライン切換部と
、前記第２のプロセサから出力される前記メモリに対す
るアクセス要求信号を受けて第１のプロセサに対するホ
ールド信号を出力するホールド信号出力部と、前記ホー
ルド信号に応答して前記第１のプロセサからホールド応
答信号が出力されるまでは前記アクセス要求信号を受付
けられた第２のプロセサに対しウェイト信号を出力し、
前記ホールド応答信号が出力された後には前記ウェイト
信号の出力を停止するとともに、前記アクセス要求信号
が受付けられた第２のプロセサと前記メモリとが接続さ
れるように前記バスライン切換部へ切換信号を送出する
制御部とを具備し、前記第１第２のプロセサの１個が所
要時に前記メモリをアクセス可能とすることにより前記
各プロセサ間のデータ転送を行なうことを特徴とするデ
ータ転送方式。 - （２）制御部は、複数の第２のプロセサからアクセス要
求信号が競合して出力されたときには、優先順位の高い
第２のプロセサのアクセス要求信号を受け付けることを
特徴とする特許請求の範囲第（１）項記載のデータ転送
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13112984A JPS6111876A (ja) | 1984-06-27 | 1984-06-27 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13112984A JPS6111876A (ja) | 1984-06-27 | 1984-06-27 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6111876A true JPS6111876A (ja) | 1986-01-20 |
Family
ID=15050658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13112984A Pending JPS6111876A (ja) | 1984-06-27 | 1984-06-27 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111876A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326759A (ja) * | 1986-07-21 | 1988-02-04 | Yokogawa Electric Corp | マルチプロセツサシステム |
| JPS6392966U (ja) * | 1986-12-08 | 1988-06-15 | ||
| JPH0844674A (ja) * | 1995-08-09 | 1996-02-16 | Hitachi Ltd | プロセッサ |
| JPH09198355A (ja) * | 1997-03-07 | 1997-07-31 | Hitachi Ltd | プロセッサシステム |
| US5909052A (en) * | 1986-03-12 | 1999-06-01 | Hitachi, Ltd. | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
| US5968150A (en) * | 1986-03-12 | 1999-10-19 | Hitachi, Ltd. | Processor element having a plurality of CPUs for use in a multiple processor system |
-
1984
- 1984-06-27 JP JP13112984A patent/JPS6111876A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909052A (en) * | 1986-03-12 | 1999-06-01 | Hitachi, Ltd. | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
| US5968150A (en) * | 1986-03-12 | 1999-10-19 | Hitachi, Ltd. | Processor element having a plurality of CPUs for use in a multiple processor system |
| US6379998B1 (en) | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
| JPS6326759A (ja) * | 1986-07-21 | 1988-02-04 | Yokogawa Electric Corp | マルチプロセツサシステム |
| JPS6392966U (ja) * | 1986-12-08 | 1988-06-15 | ||
| JPH0844674A (ja) * | 1995-08-09 | 1996-02-16 | Hitachi Ltd | プロセッサ |
| JPH09198355A (ja) * | 1997-03-07 | 1997-07-31 | Hitachi Ltd | プロセッサシステム |
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