JPS61204759A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の中央処理回路を備えた情報処理装置に
関する。特に、中央処理回路の間でのデータの授受に関
する。

〔概要〕

本発明は、複数の中央処理回路を備えた情報処理装置に
おいて、 それぞれの中央処理回路が出力したデータ情報を、その
中央処理回路に接続された読み出し書き込み記憶回路に
書き込むと同時に、他の中央処理回路に接続された読み
出し書き込み記憶回路にも書き込むことにより、 データを接続するための特別な処理を必要とせずに中央
処理回路間のデータ接続を可能とするものである。

〔従来の技術〕

複数の中央処理回路を備えた情報処理装置では、各中央
処理回路の間でデータの授受、すなわちデータ接続を行
うことがある。従来の情報処理装置では、中央処理回路
の間でのデータ接続方法として、中央処理回路の間で同
期をとりながらデータの授受を行う方法、すなわちハン
ドシェークによる方法や、複数の中央処理回路に共通に
接続された書き込み読み出し記憶回路を利用する方法が
用いられていた。

〔発明が解決しようとする問題点〕

しかし、ハンドシェークによるデータ接続方法では、デ
ータの授受を行う中央処理回路の間で同期をとる必要が
あるため、それぞれ独立の周期およびタイミングで動作
している中央処理回路間のデータ接続を行うには、デー
タ接続に必要な時間が問題・となる。すなわち、データ
接続を行うことにより、中央処理回路の処理が影響を受
ける欠点があり、多数のデータを接続するには適さない
欠点があった。

また、複数の中央処理回路に接続された書き込み読み出
し記憶回路を用いる場合には、各中央処理回路が独立に
この書き込み読み出し記憶回路にアクセスできるので、
各中央処理回路の処理に対する影響は少ない。しかし、
複数の中央処理回路に対してデータ接続用の書き込み読
み出し記憶回路は一つであり、任意の瞬間にアクセスで
きる中央処理回路は一つだけである。したがって、一つ
の中央処理回路がアクセスしている間には、他の中央処
理回路はアクセスできない。すなわち、複数の中央処理
回路が同時にデータの接続を行うことができない欠点が
あり、任意の中央処理回路が書き込み読み出し記憶回路
に接続されているときには、この中央処理回路が書き込
み読み出し記憶回路を切り離すまで、他の中央処理回路
が待たされる欠点があった。

本発明は、以上の欠点を解決し、各中央処理回路の処理
に影響を与えることなしに、複数の中央処理回路の間で
同時にデータの接続が可能な情報処理装置を提供するこ
とを目的とする。

〔問題点を解決するための手段〕

本発明の情報処理装置は、複数の中央処理回路と、これ
らの複数の中央処理回路の間で相互にデータ情報の授受
を行うデータ接続手段とを備えた情報処理装置において
、上記複数の中央処理回路のそれぞれには、その中央処
理回路に必要なデータ情報を記憶する読み出し書き込み
記憶回路が接続され、上記データ接続手段は、上記複数
の中央処理回路のそれぞれが出力したデータ情報を他の
中央処理回路に接続された読み出し書き込み記憶回路に
書き込む手段を備えたことを特徴とする。

上記書き込む手段は、読み出し書き込み記憶回路の間を
接続する３ステートの出力特性を有するラッチ回路を含
む。

〔作用〕

本発明の情報処理装置は、複数の中央処理回路を備えた
構成であり、任意の中央処理回路のデータ情報を、その
中央処理回路に接続された記憶回路だけでな（、他の中
央処理回路に接続された記憶回路にも書き込む。任意の
中央処理回路から、他の中央処理回路に接続された記憶
回路へのデータ情報の書き込みは、他の中央処理回路が
その記憶回路にアクセスしていないタイミングに行う。

〔実施例〕

第１図は本発明実施例情報処理回路の要部ブロック構成
図である。

ここで、チップイネーブル信号■「、■「、書き込み信
号■「、Ｍ２−および読み出し信号■「、罰丁は、低電
位で有効となる信号であり、図中では記号の上に横線を
引いているが、以下では省略する。

第一の中央処理回路からのチップイネーブル信号ＣＥｌ
は、バッファ回路２、双方向バッファ回路３の出力制御
端子および負論理論理和回路８に入力され、さらに、反
転回路１０を介して、ラッチ回路５の制御端子および負
論理論理積回路７′に入力される。負論理論理和回路８
の出力は、記憶回路工のチップイネーブル端子に入力さ
れる。負論理論理積回路７′の出力は、負論理論理和回
路８．９に入力される。第二の中央処理回路からのチッ
ブイネーブル信号ＣＩ？２は、バッファ回路２′、双方
向バッファ回路３′の出力制御端子および負論理論理和
回路８′に入力され、さらに、反転回路１０’を介して
、ラッチ回路４の出力制御端子および負論理論理積回路
７に入力される。負論理論理和回路８′の出力は、記憶
回路１′のチップイネーブル端子に入力される。負論理
論理積ｌｉ２］ｌ１ｉ７の出力は、負論理論理和回路８
’　、９’に入力される。

第一の中央処理回路のアドレスバスは、バッファ回路２
を介して記憶回路１に接続される。バッファ回路２の出
力はまた、ラッチ回路４を介して記憶回路１′に入力さ
れる。第二の中央処理回路のアドレスバスは、バッファ
回路２′を介して記憶回路１′に接続される。バッファ
回路２′の出力はまた、ランチ回路４′を介して記憶回
路１に入力される。

第一の中央処理回路からの書き込み信号−Ｒ１は、ラッ
チ回路４、ラッチ回路５およびＤ型フリップフロップ回
路６のそれぞれのクロック端子に入力される。Ｄ型フリ
ップフロップ回路６の出力は、負論理論理積回路７に入
力される。書き込み信号ＷＲＩはまた、負論理論理和回
路９に入力される。

負論理論理和回路９の出力は、記憶回路′１の書き込み
端子に入力される。第二の中央処理回路からの書き込み
信号ＷＲ２は、ラッチ回路４′、ラッチ回ｕ５′および
Ｄ型フリップフロップ回路６′のそれぞれのクロック端
子に入力される。Ｄ型フリップフロップ回路６′の出力
は、負論理論理積回路７′に入力される。書き込み信号
−Ｒ２はまた、負論理論理和回路９′に入力される。負
論理論理和回路９′の出力は、記憶回路１′の書き込み
端子に入力される。

第一の中央処理回路からの読み出し信号ＲＤＩは、Ｄ型
フリップフロップ回路６のリセット端子、双方向バッフ
ァ回路３の方向制御端子および記憶回路１の読み出し端
子に接続される。第二の中央処理回路からの読み出し信
号ＲＤ２は、Ｄ型フリップフロフプ回路６′のリセット
端子、双方向バッファ回路３′の方向制御端子および記
憶回路１′の読み出し端子に接続される。

第一の中央処理回路のデータバスは、双方向バッファ回
路３を介して記憶回路１に接続される。

双方向バッファ回路３の出力はまた、ラッチ回路５を介
して、記憶回路１′に入力される。第二の中央処理回路
のデータバスは、双方向バッファ回路３′を介して記憶
回路１′に接続される。双方向バッファ回路３′の出力
はまた、ラッチ回路５′を介して、記憶回路１に入力さ
れる。

記憶回路１は第一の中央処理回路に接続された書き込み
読み出し記憶回路であり、記憶回路１′は第一の中央処
理回路に接続された書き込み読み出し記憶回路である。

バッファ回路２．２′は３ステートの出力特性を有する
バッファ回路である。バッファ回路２は、第一の中央処
理回路からの番地情報ＡＤＲＩを、記憶回路ｌに接続す
る。バッファ回路２′は、第二の中央処理回路からの番
地情報ＡＤＲ２を、記憶回路１′に接続する。バッファ
回路２．２′の出力は、出力制御端子の状態により制御
される。

双方向バッファ回路３は、第一の中央処理回路からのデ
ータ情報０＾ＴＡＩを、記憶回路１に接続する。双方向
バッファ回路３′は、第二の中央処理回路からのデータ
情報ＤＡＴ＾２を、記憶回路１′に接続する。双方向バ
ッファ回路３．３′の出力は、出力制御端子の状態によ
り制御される。双方向バッファ回路３．３′の入出力の
方向は、方向制御端子（Ａ→Ｂ／Ａ−Ｂ）の状態により
制御される。

ラッチ回路４．４′は、３ステートの出力特性を有し、
クロック端子に入力された信号の立ち上がりのタイミン
グで、それぞれ第一、第二の中央処理回路からの番地情
報を読み込んでラッチする。

ラッチ回路４．４′の出力は、その出力制御端子の状態
により制御される。

ラッチ回路５．５′は、３ステートの出力特性を有し、
クロック端子に入力された信号の立ち上がりで、データ
情報を読み込んでラッチする。ランチ回路５．５′が読
み込むデータ情報は、それぞれ双方向バッファ回路３．
３′から供給される。

ラッチ回路５．５′の出力は、出力制御端子の状態によ
り制御される。

第一の中央処理回路は、チップイネーブル信号ＣＥｌ、
書き込み信号ＷＲＩ　、読み出し信号ＲＤＩおよび番地
情報ＡＤＲＩを出力し、記憶回路１との間でデータ情報
ＤＡＴＡＩの授受を行う。第二の中央処理回路は、チッ
プイネーブル信号ＣＢ２　、書き込み信号ＷＲ２、読み
出し信号ＲＤ２および番地情報ＡＤＨ２を出力し、記憶
回路１′との間でデータ情報ＤＡＴＡ２の授受を行う。

チップイネーブル信号ＣＨＩは、第一の中央処理回路が
、記憶回路ｌヘデータ情報ＤＡＴＡＩを書き込むか、記
憶回路１からデータ情報ＤＡＴＡＩを読み出す場合に有
効となる。読み出し信号畦１は、第一の中央処理回路が
記憶回路ｌにデータ情報ＤＡＴＡＩを書き込む場合に有
効となり、データ書き込みのタイミングを記憶回路１に
知らせる信号である。

読み出し信号ＲＤＩは、第一の中央処理回路が記憶回路
１からデータ情報ＤＡＴＡＩを読み出す場合に有効とな
り、データ読み出しのタイミングを記憶回路１に知らせ
る信号である。チップイネーブル信号ＣＥ２　、書き込
み信号−Ｒ２および読み出し信号ＲＤ２は、記憶回路１
′に対する信号である。

本発明の特徴は、中央処理回路からのデータを、その中
央処理回路に接続された記憶回路だけでなく、他の中央
処理回路に接続された記憶回路にも書き込むように構成
されたことにある。ある中央処理回路から、他の中央処
理回路に接続された記憶回路へのデータの書き込みは、
他の中央処理回路がその記憶回路にアクセスしていない
タイミングに行う。

第２図は本実施例のタイムチャートを示す図である。こ
の図では、第一の中央処理回路が記憶回路１にアクセス
する場合の信号について示す。第一の中央処理回路が記
憶回路１にアクセスする場合の動作と、第二の中央処理
回路が記憶回路１′にアクセスする動作とは同等であり
、ここでは主に前者についてその動作を説明する。

まず、第一の中央処理回路が記憶回路１にデータ情報を
書き込む場合について説明する。

この場合には、まず、第一の中央処理回路からのチップ
イネーブル信号ＣＨＩが有効となり、番地情報＾ＤＲＩ
およびデータ情報ＤＡＴＡＩが、それぞれバッフ１回路
２および双方向バッファ回路３を通して、信号１１およ
び信号１２として記憶回路１に供給され、さらに、それ
ぞれラッチ回路４およびランチ回路５に供給される。

次に、書き込み信号ＷＲＩが有効となり、そのときの信
号１２の内容をデータ情報をとして、記憶回路１に書き
込む。書き込みの番地は、信号１１の内容により示され
る。このとき、信号１１の内容がランチ回路４に書き込
まれ、信号１２の内容がランチ回路５に書き込まれる。

また、書き込み信号畦１により、Ｄ型フリップフロップ
回路６が信号１８を有効とする。

第一の中央処理回路から記憶回路１へのデータ書き込み
が終了すると、チップイネーブル信号ＣＨＩが無効とな
り、バッファ回路２および双方向バッファ回路３の出力
は、高インピーダンス状態となる。

ここで、第二の中央処理回路からのチップイネーブル信
号ＣＢ２が無効の場合、すなわち第二の中央処理回路が
記憶回路１′にアクセスしていない場合には、バッファ
回路２′の出力および双方向バッファ回路３′の出力が
高インピーダンス状態となり、ラッチ回路４に書き込ま
れた番地情報およびラッチ回路５に書き込まれたデータ
情報が、それぞれ信号１４．１６として記憶回路１′に
供給される。また、このときに、信号１８の状態が、負
論理論理積回路７を通して、記憶回路１′のチップイネ
ーブル端子および書き込み端子に供給される。

これにより、信号１６で示されるデータ情報が、記憶回
路１′に書き込まれる。このときの書き込み番地は、信
号１４の番地情報により示される。

第二の中央処理回路からのチップイネーブル信号ＣＥ２
が有効の場合、すなわち、第二の中央処理回路が記憶回
路１′に対してデータの書き込みまたは読み出しを実行
している場合には、ラッチ回路４およびランチ回路５の
出力が高インピーダンスとなる。このため、ラッチ回路
４に書き込まれた番地情報およびラッチ回路５に書き込
まれたデ−夕情報は、記憶回路１′に入力されない。ラ
ンチ回路５に書き込まれたデータ情報は、第二の中央処
理回路による記憶回路１′へのデータの書き込みまたは
読み出しが終了し、チップイネーブル信号ＣＥ２が無効
になった後に、ラッチ回路４の番地情報で示される記憶
回路１′の番地に書き込まれる。

このように、第一の中央処理回路から記憶回路１へ書き
込まれたデータは、第二の中央処理回路に接続された記
憶回路１′にも書き込まれる。また、第二の中央処理回
路から記憶回路１′に書き込まれたデータは、同様に、
第一の中央処理回路に接続された記憶回路１にも書き込
まれる。

次に、第一の中央処理回路が記憶回路１からデータを読
み出す場合について説明する。

この場合には、まず、第一の中央処理回路からのチップ
イネーブル信号ＣＥ１が有効となり、番地情報ＡＤＲＩ
が、バッファ回路２を通して、信号１１として記憶回路
１に供給される。次に、読み出し信号ＲＤＩが有効とな
り、記憶回路１の信号１１で示された番地のデータ情報
が、信号１２として読み出される。このとき、双方向バ
ッファ回路３は、方向制御端子に入力される読み出し信
号ＲＤＩにより、入出力端子Ｂが入力側となり、入出力
端子Ａが出力側となる。したがって、記憶回路１から読
み出されたデータ情報は、第一の中央処理回路に接続さ
れたデータバスに送出される。

以上の動作は、第二の中央処理回路が記憶回路１′から
データを読み出す場合にも同様である。

本実施例では、第一の中央処理回路による記憶回路１へ
のアクセス、および第二の中央処理回路による記憶回路
１′へのアクセスが、常に優先的に実行される。第一の
中央処理回路から記憶回路１へ書き込まれたデータ情報
をさらに記憶回路１′へ書き込む動作、および第二の中
央処理回路から記憶回路１′に書き込まれたデータ情報
をさらに記憶回路１へ書き込む動作は、上記の優先的な
アクセスが実行されていないときに実行される。

このため、各中央処理回路では、他の中央処理回路との
データ接続を意識せずに、それぞれの処理を実行するこ
とができる。

記憶回路１および記憶回路１′は、常に同じデータ情報
を記憶することができる。したがって、第一および第二
の中央処理回路が、共通のデータ情報を処理することが
できる。

以上の説明では、簡単のために、二つの中央処理回路間
でのデータ接続について説明したが、さらに多くの中央
処理回路でデータ接続を行う場合にも、本発明を同様に
実施できる。

〔発明の効果〕

以上説明したように、本発明の情報処理装置は、データ
を接続するための特別な処理を必要とせず、各中央処理
回路の処理に影響を与えることなしに中央処理回路間の
データ接続が可能となる。したがって、本発明は、中央
処理回路の有効利用およびこれに伴う情報処理の高速化
に大きな効果がある。

【図面の簡単な説明】

第１図は本発明実施例情報処理装置の要部ブロック構成
図。 第２図は動作を示すタイムチャート。 １．１′・・・記憶回路、２．２′・・・バッファ回路
、３．３′・・・双方向バッファ回路、４．４′・・・
ラッチ回路、５．５′・・・ラッチ回路、６．６′・・
・Ｄ型フリップフロップ回路、７．７′・・・負論理論
理積回路、８．８′・・・負論理論理和回路、９．９′
・・・負論理論理和回路、１０．１０′・・・反転回路
。

Claims (2)

【特許請求の範囲】
1. （１）複数の中央処理回路と、 これらの複数の中央処理回路の間で相互にデータ情報の
   授受を行うデータ接続手段と を備えた情報処理装置において、 上記複数の中央処理回路のそれぞれには、その中央処理
   回路に必要なデータ情報を記憶する読み出し書き込み記
   憶回路が接続され、 上記データ接続手段は、上記複数の中央処理回路のそれ
   ぞれが出力したデータ情報を他の中央処理回路に接続さ
   れた読み出し書き込み記憶回路に書き込む手段を備えた ことを特徴とする情報処理装置。
2. （２）書き込む手段は、読み出し書き込み記憶回路の間
   を接続する３ステートの出力特性を有するラッチ回路を
   含む特許請求の範囲第（１）項に記載の情報処理装置。