CN218038582U - Sram控制系统、fpga芯片及电子设备 - Google Patents
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Abstract
本申请公开了一种SRAM控制系统、FPGA芯片及电子设备，该SRAM控制系统包括主控模块，至少一个SRAM控制模块和总线模块，总线模块用于连接主控模块与至少一个SRAM控制模块；其中，至少一个SRAM控制模块与主控模块通过主线模块进行数据传输。通过设置总线模块与SRAM控制模块，可以使SRAM控制系统实现对多个SRAM控制电路进行控制，且具备后续器件的扩展能力，从而可以更广泛地应用于各种应用场景中。
Description
技术领域
本申请涉及集成电路技术领域，更具体地，涉及一种SRAM控制系统、FPGA芯片及电子设备。
背景技术
SRAM(Static Random Access Memory，静态随机存取存储器)是随机存取存储器的一种。相比较动态随机存取内存(DRAM)，SRAM具备只要保持通电通电，里面存储的数据就可以恒常保持的特性，在同样的运行频率下，在SRAM中存储的数据能以比DRAM快得多的速度被读取。
然而，现有的SRAM控制系统使用采集单一、顶层集成难度困难且后续器件不易扩展等缺陷。
实用新型内容
鉴于上述问题，本申请提出了一种SRAM控制系统、FPGA芯片及电子设备。
第一方面，本申请实施例提供了一种SRAM控制系统。该系统包括：主控模块，至少一个SRAM控制模块和总线模块；总线模块用于连接主控模块与至少一个SRAM控制模块；其中，至少一个SRAM控制模块与主控模块通过主线模块进行数据传输。通过设置总线模块与SRAM控制模块，可以使该SRAM控制系统在实现控制多个SRAM控制电路的能力的前提下具备后续器件的扩展能力，从而可以更广泛地应用于各种场景中。
可选地，总线模块包括：数据总线、地址总线以及控制总线。
可选地，主控模块包括：第一数据端口，与数据总线连接，第一数据端口用于传输读数据信号；第二数据端口，与数据总线连接，第三数据端口用于传输写数据信号。
可选地，主控模块包括：地址数据端口，与地址总线连接，地址数据端口用于传输控制地址信号。
可选地，主控模块包括：第一控制端口，与控制总线连接，第一控制端口用于传输读写控制信号；第二控制端口，与控制总线连接，第二控制端口用于传输读数据有效信号；第三控制端口，与控制总线连接，第三控制端口用于传输写数据有效信号。
可选地，SRAM控制模块包括：接口子模块，接口子模块与总线模块连接；主控子模块，主控子模块与接口子模块连接；SRAM控制电路，SRAM控制电路与主控子模块连接。
可选地，SRAM控制电路包括寄存器。
第二方面，本申请实施例提供了一种FPGA芯片，该芯片包括上述控制系统。
第三方面，本申请实施例提供了一种电子设备，该电子设备包括设备本体以及设置于设备本体的上述FPGA芯片。
本申请提供的技术方案，SRAM控制系统包括：主控模块，至少一个SRAM控制模块和总线模块；总线模块用于连接主控模块与至少一个SRAM控制模块；其中，至少一个SRAM控制模块与主控模块通过主线模块进行数据传输。通过设置总线模块与SRAM控制模块，可以使SRAM控制系统实现对多个SRAM控制电路进行控制，且具备后续器件的扩展能力，从而可以更广泛地应用于各种应用场景中。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本实用新型实施例提出的一种SRAM控制系统的结构示意图。
图2示出了本实用新型实施例提出的一种SRAM控制模块的结构示意图。
图3示出了本实用新型实施例提供的一种总线信号的时序图。
图4示出了本实用新型实施例提供的另一种总线信号的时序图。
图5示出了本实用新型实施例提出的一种FPGA芯片的结构示意图。
图6示出了本实用新型实施例提出的一种电子设备的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
SRAM(Static Random Access Memory；静态随机存取存储器)是随机存取存储器的一种。相比较DRAM(Dynamic Random Access Memory；动态随机存取内存储器)，SRAM在保持通电时，存储的数据就可以恒常保持，在同样的运行频率下，在SRAM中存储的数据能以比DRAM快得多的速度被读取。因此，SRAM被广泛用于集成电路(如FPGA芯片)与电子设备中需要高速读写数据的区域。
目前对SRAM控制电路的访问主要有以下三种方式。
其一，对于单一SRAM控制电路的访问，主控模块直接通过SRAM控制电路规定的控制信号访问该单一SRAM控制电路。
其二，对于多SRAM控制电路的访问，主控模块通过多路控制信号访问各SRAM控制电路。
其三，对于多SRAM控制电路的访问，主控模块通过在主控模块及SRAM控制电路之间增加仲裁模块，对从主控模块输出的控制信号进行仲裁分发，进而对各SRAM控制电路进行访问。
但是本申请的发明人发现，目前的SRAM控制电路的访问方式无法适用于更新迭代的速度日益加快的FPGA芯片领域。
具体而言，第一种对SRAM控制电路的访问方式存在不适用于多SRAM控制电路的访问场景且后续器件不易拓展的缺陷。第二种对SRAM控制电路的访问方式存在顶层集成难度增加、后续器件不易拓展的缺陷。第三种对SRAM控制电路的访问方式存在仲裁模块复杂度增加的不便拓展的缺陷。
为了改善上述问题，实用新型人提出了本申请提出的一种SRAM控制系统、FPGA芯片及电子设备，该SRAM控制系统包括：主控模块，至少一个SRAM控制模块和总线模块，总线模块用于连接主控模块与至少一个SRAM控制模块；其中，至少一个SRAM控制模块与主控模块通过主线模块进行数据传输。通过设置总线模块与SRAM控制模块，可以使SRAM控制系统实现对多个SRAM控制电路进行控制，且具备后续器件的扩展能力，从而可以更广泛地应用于各种应用场景中。
下面将通过具体实施例对本申请实施例提供的SRAM控制系统、FPGA芯片及电子设备进行详细说明。
请参阅图1，本申请实施例提供一种SRAM控制系统100，该SRAM控制系统100包括：主控模块110、总线模块120与至少一个SRAM控制模块130。
在本申请的实施例中，总线模块120用于连接主控模块110与至少一个SRAM控制模块130。
其中，总线模块120可以为主控模块110与至少一个SRAM控制模块130进行数据传输。即总线模块120可以将主控模块110发送的数据传输给对应的SRAM控制模块120，总线模块120也可以将SRAM控制模块120发送的数据传输给主控模块110。
在本申请的实施例中，可以预先设置总线模块120对应的总线协议，总线模块120根据总线协议进行数据传输。
在本申请的实施例中，总线模块120可以包括地址总线、数据总线和控制总线。
在一些实施方式中，地址总线用于传输地址信号，例如用于传输主控模块110需要进行数据传输的SRAM控制模块130的地址。
在一些实施方式中，数据总线用于传输数据信号，数据信号例如从SRAM控制模块120获取的读数据信号；又如写入SRAM控制模块120的写数据信号。
在一些实施方式中，控制总线用于传输控制信号。控制信号例如是读写控制信号，以用于确定数据传输方向；又如写数据有效信号，以用于确定写数据的有效性。
在一些实施方式中，主控模块110包括第一数据端口和第二数据端口。
其中，主控制模块110的第一数据端口与数据总线连接，第一数据端口用于传输读数据信号。第一数据端口可以用于接收数据总线传输的读数据信号。
在一些实施方式中，读数据信号表征主控模块从SRAM控制模块读取的数据。
主控模块110的第二数据端口与数据总线连接，第二数据端口用于传输写数据信号。第二数据端口可以用于传输写数据信号至数据总线。
在一些实施方式中，写数据信号表征主控模块写入SRAM控制模块的数据。
在一些实施方式中，主控模块110包括地址数据端口。
其中，主控模块110的地址数据端口与地址总线连接，地址数据端口用于传输控制地址信号。
在一些实施方式中，控制地址信号可以包括传播类型域段，传播类型域段用于标记该总线模块120传输信号的传输类型。具体地，传播类型域段的字节长度可以根据实际使用需要进行设置，本申请对此不作限制。
可选地，传输类型可以包括点对点传输方式，即单个主控模块110对单个SRAM控制模块130进行控制。
可选地，传输类型还可以包括广播传输方式，即单个主控模块110对多个(或所有)SRAM控制模块130进行控制。
可选地，传输类型还可以包括组播传输方式，即单个主控模块110对归属于目标组别的SRAM控制模块进行控制。SRAM控制模块130可以预先被分配为多个组别，通过设置组别号识别不同的组别，同一组别的SRAM控制模块130可以统一进行控制。
在一些实施方式中，控制地址信号可以包括ID(Identity document标识号)地址域段，ID地址域段用于标记需要进行控制的SRAM控制模块130的地址。可以理解的是，每个SRAM控制模块130具有唯一对应的ID地址信息，可以通过与SRAM控制模块130对应的ID地址信息对SRAM控制模块130进行控制。具体地，ID地址域段的字节长度可以根据实际使用需要进行设置，本申请对此不作限制。
在一些实施方式中，控制地址信号可以包括寄存器地址域段，寄存器地址域段用于标记需要进行控制的SRAM控制模块130的目标寄存器的地址。可以理解的是，SRAM控制模块130的每个寄存器具有唯一对应的寄存器地址，可以通过与寄存器对应的寄存器地址对寄存器进行访问。具体地，寄存器地址域段的字节长度可以根据实际使用需要进行设置，本申请对此不作限制。
在一些实施方式中，主控模块110包括第一控制端口、第二控制端口以及第三控制端口。
其中，主控模块110的第一控制端口与控制总线连接，第一控制端口用于传输读写控制信号。
在一些实施方式中，读写控制信号用于标记当前数据的传输方向，即当前对SRAM控制模块130执行读操作或写操作。可选地，可以通过不同的电平值区分读写控制信号的传输方向。例如读写控制信号的电平值为高电平时表征写操作；读写控制信号的电平值为低电平时，表征读操作。
也就是说，当主控模块110需要对SRAM控制模块130执行读数据操作时，输出低电平的读写控制信号；当主控模块110需要对SRAM控制模块130执行写数据操作时，输出高电平的读写控制信号。
在一些实施方式中，主控模块110的第二控制端口与控制总线连接，第二控制端口用于传输读数据有效信号。
在一些实施方式中，读数据有效信号用于标识当前传输的读数据是否有效。示例性地，读数据有效信号为高电平时用于标识当前传输的读数据有效。读数据有效信号为低电平时用于标识当前传输的读数据无效，具体可以根据实际使用需要进行调整，本申请对此不作限制。
在一些实施方式中，主控模块110的第三控制端口与控制总线连接，第三控制端口用于传输写数据有效信号。
在一些实施方式中，写数据有效信号用于标识当前传输的写数据是否有效。示例性地，写数据有效信号为高电平时用于标识当前传输的写数据有效。写数据有效信号为低电平时用于标识当前传输的写数据无效，具体可以根据实际使用需要进行调整，本申请对此不作限制。
在本申请的实施例中，SRAM控制模块130连接于总线模块120；SRAM控制模块130的数量至少为一个，可以理解的是，总线模块120可与多个SRAM控制模块130相连接，且每个SRAM控制模块130工作时相互独立；SRAM控制模块130用于接收总线信号，根据总线信号完成相关数据读写，并将读写结果反馈至总线模块120。
在本申请的实施例中，SRAM控制模块130的数量可以根据实际使用需要进行增减，而主控模块110通过总线模块120可以与目标SRAM控制模块进行数据交互，主控模块110可以通过与总线模块120连接的接口发送信号(例如控制地址信号、写数据信号、读数据信号等)，总线模块120根据总线协议进行信号的传输，SRAM控制模块130变化时(如数量的增减，结构的改变等)，也不会对主控模块110造成影响，方便后续的器件拓展。
在一些实施方式中，如图2所示，SRAM控制模块130包括：接口子模块131、主控子模块132及SRAM控制电路133。
在本申请的实施例中，接口子模块131与总线模块120连接，接口子模块131还连接于主控子模块132。接口子模块131用于接收总线模块120传输的信号，并将对应的信号传输至主控子模块132。
在本申请的实施例中，主控子模块132还连接于SRAM控制电路133；主控子模块132用于根据传输的信号控制SRAM控制电路133完成对应操作。例如数据的读取或者数据的写入等。
在本申请的实施例中，SRAM控制电路133连接于主控子模块132，SRAM控制电路133用于访问SRAM并完成读写操作。
在一些实施方式中，SRAM控制电路133包括寄存器。其中，寄存器的数量可以是一个或多个。寄存器可以存储数据，主控模块110可以将数据存储于寄存器，主控模块110也可以从寄存器读取所需数据。不同的寄存器可以设置对应的地址，主控模块110可以根据寄存器的地址对寄存器进行数据的读取或写入。
下面继续通过具体的实施例对本申请的实施例提供的SRAM控制系统的工作过程进行详细阐述。
请参阅图3，图3示出了本申请实施例提供的一种总线信号的时序图。在本申请的实施例中，CLK代表时钟信号。addr[12:11]代表控制地址信号中的传播类型域段，addr[10:6]代表控制地址信号中的ID地址域段，addr[5:0]代表控制地址信号中的寄存器地址域段，wdata代表写数据，wvalid代表写数据有效信号。
当进行数据配置(写数据操作)时，主控制模块110控制读写控制信号为1(高电平)，以指示当前操作为写数据操作，输出控制地址信号匹配待配置的SRAM控制模块130以及对应的内部寄存器。写数据有效信号为1(高电平)表示当前传输数据有效，并同步输出配置数据(即写数据)。SRAM控制模块130将当前传输的数据存储至对应的内部寄存器。
请参阅图4，图4示出了本申请实施例提供的另一种总线信号的时序图。在本申请的实施例中，CLK代表时钟信号。addr[12:11]代表控制地址信号中的传播类型，addr[10:6]代表控制地址信号中的ID地址域段，addr[5:0]代表控制地址信号中的寄存器地址域段，rdata[127:0]代表读数据，rvalid代表读数据有效信号。
当进行读数据操作，主控制模块110控制读写控制信号为0(低电平)，以指示当前操作为回读操作，输出控制地址信号匹配待回读的SRAM控制模块130以及对应的内部寄存器，SRAM控制模块130根据地址总线上的信息输出回读数据rdata以及回读数据有效信号rvalid，rvalid为1表示当前回读数据有效。主控制模块根据rvalid信号判断当前数据总线上的数据是否为有效数据。
请参阅图5，本申请实施例还提供一种FPGA芯片200，FPGA芯片200包括上述的SRAM控制系统100。
请参阅图6，本申请实施例还提供一种电子设备300，电子设备300包括设备本体310以及设置于上述设备本体310的的FPGA芯片200。
在本申请的实施例中，电子设备300可以为手机、电脑、路由器、摄像设备等，本申请对此不作限制。
综上，本申请实施例提供的一种SRAM控制系统、FPGA芯片及电子设备，该SRAM控制系统包括主控模块，至少一个SRAM控制模块和总线模块，总线模块用于连接主控模块与至少一个SRAM控制模块；其中，至少一个SRAM控制模块与主控模块通过主线模块进行数据传输。通过设置总线模块与SRAM控制模块，可以使SRAM控制系统实现对多个SRAM控制电路进行控制，且具备后续器件的扩展能力，从而可以更广泛地应用于各种应用场景中。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不驱使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (10)
1.一种SRAM控制系统，其特征在于，所述系统包括：
主控模块；
至少一个SRAM控制模块；
总线模块，所述总线模块用于连接所述主控模块与所述至少一个SRAM控制模块；
其中，所述至少一个SRAM控制模块与所述主控模块通过所述总线模块进行数据传输。
2.根据权利要求1所述的系统，其特征在于，所述总线模块包括：数据总线、地址总线以及控制总线。
3.根据权利要求2所述的系统，其特征在于，所述主控模块包括：
第一数据端口，与所述数据总线连接，所述第一数据端口用于传输读数据信号；
第二数据端口，与所述数据总线连接，所述第二数据端口用于传输写数据信号。
4.根据权利要求2所述的系统，其特征在于，所述主控模块包括：
地址数据端口，与所述地址总线连接，所述地址数据端口用于传输控制地址信号。
5.根据权利要求2所述的系统，其特征在于，所述主控模块包括：
第一控制端口，与所述控制总线连接，所述第一控制端口用于传输读写控制信号；
第二控制端口，与所述控制总线连接，所述第二控制端口用于传输读数据有效信号；
第三控制端口，与所述控制总线连接，所述第三控制端口用于传输写数据有效信号。
6.根据权利要求1所述的系统，其特征在于，所述SRAM控制模块包括：
接口子模块，所述接口子模块与所述总线模块连接；
主控子模块，所述主控子模块与所述接口子模块连接；
SRAM控制电路，所述SRAM控制电路与所述主控子模块连接。
7.根据权利要求6所述的系统，其特征在于，所述SRAM控制电路包括寄存器。
8.一种FPGA芯片，其特征在于，所述芯片包括权利要求1至7任一项所述的SRAM控制系统。
9.一种电子设备，其特征在于，所述电子设备包括设备本体，以及设置于所述设备本体的权利要求8所述的FPGA芯片。
10.根据权利要求9所述的电子设备，其特征在于，所述电子设备为移动终端、图像处理设备、路由器、计算机中的一种或多种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202221709418.6U CN218038582U (zh) | 2022-07-04 | 2022-07-04 | Sram控制系统、fpga芯片及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202221709418.6U CN218038582U (zh) | 2022-07-04 | 2022-07-04 | Sram控制系统、fpga芯片及电子设备 |
Publications (1)
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|---|---|
| CN218038582U true CN218038582U (zh) | 2022-12-13 |
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ID=84379562
Family Applications (1)
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|---|---|---|---|
| CN202221709418.6U Active CN218038582U (zh) | 2022-07-04 | 2022-07-04 | Sram控制系统、fpga芯片及电子设备 |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115312094A (zh) * | 2022-07-04 | 2022-11-08 | 深圳市紫光同创电子有限公司 | Sram控制系统、方法、fpga芯片及电子设备 |
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2022
- 2022-07-04 CN CN202221709418.6U patent/CN218038582U/zh active Active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN115312094A (zh) * | 2022-07-04 | 2022-11-08 | 深圳市紫光同创电子有限公司 | Sram控制系统、方法、fpga芯片及电子设备 |
| WO2024007914A1 (zh) * | 2022-07-04 | 2024-01-11 | 深圳市紫光同创电子有限公司 | Sram控制系统、方法、fpga芯片及电子设备 |
| CN115312094B (zh) * | 2022-07-04 | 2024-04-09 | 深圳市紫光同创电子有限公司 | Sram控制系统、方法、fpga芯片及电子设备 |
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