JPH0146946B2 - - Google Patents
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- JPH0146946B2 JPH0146946B2 JP55095743A JP9574380A JPH0146946B2 JP H0146946 B2 JPH0146946 B2 JP H0146946B2 JP 55095743 A JP55095743 A JP 55095743A JP 9574380 A JP9574380 A JP 9574380A JP H0146946 B2 JPH0146946 B2 JP H0146946B2
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- Japan
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- memory
- port
- gate circuit
- signal
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- 230000015654 memory Effects 0.000 claims description 56
- 238000012546 transfer Methods 0.000 claims description 19
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 15
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 230000002457 bidirectional effect Effects 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Bus Control (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ・チツプに関し、詳しくはデ
ータ・ラツチ回路が内蔵され、メモリ内転送が可
能なメモリ・チツプに関するものである。
ータ・ラツチ回路が内蔵され、メモリ内転送が可
能なメモリ・チツプに関するものである。
マイクロ・コンピユータ、ミニ・コンピユータ
等では、第１図に示すように、単一バス１に
CPU（中央制御装置）２、主メモリ３と同列で１
個以上の入出力デイス５が接続される。通常のプ
ログラム・モード（PM）において、入出力デバ
イス５から主メモリ３に対してデータのリード・
ライトを行う場合には、PMの経路で示すよう
に、先ず上記入出力デバイスからのデータが
CPUに一旦取り込まれ、次いで上記CPU２にお
ける上記データが主メモリ３に書き込まれる。逆
に上記主メモリ３のデータは、上記CPU２に一
旦取り込まれ、次いで上記入出力デバイス５に供
給される。そのため、データのリード・ライトに
時間がかかる。
等では、第１図に示すように、単一バス１に
CPU（中央制御装置）２、主メモリ３と同列で１
個以上の入出力デイス５が接続される。通常のプ
ログラム・モード（PM）において、入出力デバ
イス５から主メモリ３に対してデータのリード・
ライトを行う場合には、PMの経路で示すよう
に、先ず上記入出力デバイスからのデータが
CPUに一旦取り込まれ、次いで上記CPU２にお
ける上記データが主メモリ３に書き込まれる。逆
に上記主メモリ３のデータは、上記CPU２に一
旦取り込まれ、次いで上記入出力デバイス５に供
給される。そのため、データのリード・ライトに
時間がかかる。
これに対して、直接メモリ・アクセス・モード
（DMAM）では、データ転送要求を受けた直接
メモリ・アクセス・コントローラ（以下DMAC）
４によつて入出力デバイス５と主メモリ３の各ア
ドレスが指示され、入出力デバイス５と主メモリ
３の間で、DMAの経路で示すように、CPU２を
介すことなく、リード・ライトされるデータを直
接転送することができるので、高速処理が可能で
ある。
（DMAM）では、データ転送要求を受けた直接
メモリ・アクセス・コントローラ（以下DMAC）
４によつて入出力デバイス５と主メモリ３の各ア
ドレスが指示され、入出力デバイス５と主メモリ
３の間で、DMAの経路で示すように、CPU２を
介すことなく、リード・ライトされるデータを直
接転送することができるので、高速処理が可能で
ある。
ところで、メモリ３に対しデータのリード・ラ
イトを行う場合、メモリ３の任意の番地から他の
任意の番地にデータを転送したいことがあるが、
従来の方法では、先ずメモリ３からのデータを外
部に読み出し、再び任意の番地に書き込むため外
付け回路（ラツチ回路）またはDMAC４におけ
る内部レジスタを一時データ保持回路として用い
ている。したがつて、外付け回路が余分に必要と
なるが、あるいはDMACの内部レジスタを利用
しなければならず、しかもメモリ・チツプ内を移
動させるだけにしては、あまりにもデータ転送時
間がかかりすぎる。
イトを行う場合、メモリ３の任意の番地から他の
任意の番地にデータを転送したいことがあるが、
従来の方法では、先ずメモリ３からのデータを外
部に読み出し、再び任意の番地に書き込むため外
付け回路（ラツチ回路）またはDMAC４におけ
る内部レジスタを一時データ保持回路として用い
ている。したがつて、外付け回路が余分に必要と
なるが、あるいはDMACの内部レジスタを利用
しなければならず、しかもメモリ・チツプ内を移
動させるだけにしては、あまりにもデータ転送時
間がかかりすぎる。
本発明の目的は、このような従来の欠点を除去
するため、メモリ・チツプ内の任意の番地から他
の任意の番地にデータを転送する場合、データを
外部に取り出すことなく、データ転送時間を短縮
でき、かつ外付け回路を減少してシステム構成を
簡単にできるメモリ・チツプを提供することにあ
る。
するため、メモリ・チツプ内の任意の番地から他
の任意の番地にデータを転送する場合、データを
外部に取り出すことなく、データ転送時間を短縮
でき、かつ外付け回路を減少してシステム構成を
簡単にできるメモリ・チツプを提供することにあ
る。
本発明のメモリ・チツプにおいては、メモリ間
転送指令、アドレスおよびリード・ライト信号の
入力により、メモリ・セルから読み出されたデー
タをラツチするためのデータ保持回路、および該
データ保持回路とメモリ・セルとを結合するため
の内部ポートが設けられる。
転送指令、アドレスおよびリード・ライト信号の
入力により、メモリ・セルから読み出されたデー
タをラツチするためのデータ保持回路、および該
データ保持回路とメモリ・セルとを結合するため
の内部ポートが設けられる。
以下、本発明の実施例は、図面により説明す
る。
る。
第２図は、本発明の原理を示す図であり、第３
図は本発明の実施例を示すメモリ・チツプの構成
図である。
図は本発明の実施例を示すメモリ・チツプの構成
図である。
本発明においては、第２図に示すように、メモ
リ・チツプ１３内にメモリのビツト長（語長）と
同じビツト長のデータ保持回路（ラツチ回路）７
が設けられる。メモリチツプ１３には外部
DMACからアドレス信号ADD、リード・ライト
信号Ｒ／Ｗ、データ・ストローブ信号STBチツ
プ選択信号とともに、新しくMMT（Memory
to Memory Transfer）信号が入力される。デ
ータ保持回路７のデータ入出力は、上記信号によ
り制御される。その結果メモリ内のデータ転送が
可能となる。
リ・チツプ１３内にメモリのビツト長（語長）と
同じビツト長のデータ保持回路（ラツチ回路）７
が設けられる。メモリチツプ１３には外部
DMACからアドレス信号ADD、リード・ライト
信号Ｒ／Ｗ、データ・ストローブ信号STBチツ
プ選択信号とともに、新しくMMT（Memory
to Memory Transfer）信号が入力される。デ
ータ保持回路７のデータ入出力は、上記信号によ
り制御される。その結果メモリ内のデータ転送が
可能となる。
第３図は、上記第２図のメモリチツプ１３にお
ける詳細なブロツクを示している。
ける詳細なブロツクを示している。
同図において６はメモリセルアレイ、７はラツ
チ回路、８及び８′は内部ポート、９及び１０は
双方向ゲート回路である。
チ回路、８及び８′は内部ポート、９及び１０は
双方向ゲート回路である。
メモリチツプ１３は、図示しないが、アドレス
信号ADDを受けるアドレスデコーダ、及び上記
信号Ｒ／Ｗ、STB、MMTを受ける制御回路を
含んでいる。
信号ADDを受けるアドレスデコーダ、及び上記
信号Ｒ／Ｗ、STB、MMTを受ける制御回路を
含んでいる。
上記アドレスデコーダは入力アドレス信号
ADDに応じて上記メモリセルアレイ６における
メモリセル（図示しない）を選択するための信号
ADDを形成する。
ADDに応じて上記メモリセルアレイ６における
メモリセル（図示しない）を選択するための信号
ADDを形成する。
メモリセルアレイ６における選択されたメモリ
セルは、上記内部ポートに結合される。
セルは、上記内部ポートに結合される。
上記制御回路は、上記双方向ゲート回路９，１
０を制御するための信号を形成する。
０を制御するための信号を形成する。
特に制限されないが、読み出し（リード）及び
書き込み（ライト）は、リード・ライト信号Ｒ／
Ｗによつて指示される。例えばリードは、上記信
号Ｒ／Ｗのハイレベルによつて指示され、ライト
は上記信号Ｒ／Ｗのロウレベルによつて指示され
る。
書き込み（ライト）は、リード・ライト信号Ｒ／
Ｗによつて指示される。例えばリードは、上記信
号Ｒ／Ｗのハイレベルによつて指示され、ライト
は上記信号Ｒ／Ｗのロウレベルによつて指示され
る。
メモリセル間のデータ転送は、上記制御信号
MMTのハイレベルによつて指示される。
MMTのハイレベルによつて指示される。
双方向ゲート回路９は、図示しないが外部デー
タバス１におけるデータを内部ポート８に転送さ
せるための第１のゲート回路と、上記内部ポート
８におけるデータを外部データバスに転送させる
ための第２のゲート回路を含む。上記第１のゲー
ト回路は、信号MMT及びＲ／Ｗがロウレベルで
あるときのみ開かれる。上記第２のゲート回路
は、信号MMTがロウレベルでＲ／Ｗがハイレベ
ルであるときのみ開かれる。
タバス１におけるデータを内部ポート８に転送さ
せるための第１のゲート回路と、上記内部ポート
８におけるデータを外部データバスに転送させる
ための第２のゲート回路を含む。上記第１のゲー
ト回路は、信号MMT及びＲ／Ｗがロウレベルで
あるときのみ開かれる。上記第２のゲート回路
は、信号MMTがロウレベルでＲ／Ｗがハイレベ
ルであるときのみ開かれる。
双方向ゲート回路１０は、同様に図示しない
が、内部ポート８におけるデータを内部ポート
８′に転送させるための第３のゲート回路と、上
記内部ポート８′におけるデータを上記内部ポー
ト８に転送させるための第４のゲート回路を含ん
でいる。上記第３のゲート回路はチツプは、チツ
プ選択信号のロウレベルによつて選択される。
が、内部ポート８におけるデータを内部ポート
８′に転送させるための第３のゲート回路と、上
記内部ポート８′におけるデータを上記内部ポー
ト８に転送させるための第４のゲート回路を含ん
でいる。上記第３のゲート回路はチツプは、チツ
プ選択信号のロウレベルによつて選択される。
メモリセル間のデータ転送は、上記制御信号
MMTのハイレベルによつて指示される。
MMTのハイレベルによつて指示される。
双方向ゲート回路９は、図示しないが例えば外
部データバス１におけるデータを内部ポート８に
転送させるための第１のゲート回路と、上記内部
ポート８におけるデータを外部データバス１に転
送させるための第２のゲート回路とを含んでい
る。上記第１のゲート回路は、信号、MMT
及びＲ／Ｗがロウレベルであるときのみ開かれ
る。上記第２のゲート回路は、信号及び
MMTがロウレベルでＲ／Ｗがハイレベルである
ときのみ開かれる。
部データバス１におけるデータを内部ポート８に
転送させるための第１のゲート回路と、上記内部
ポート８におけるデータを外部データバス１に転
送させるための第２のゲート回路とを含んでい
る。上記第１のゲート回路は、信号、MMT
及びＲ／Ｗがロウレベルであるときのみ開かれ
る。上記第２のゲート回路は、信号及び
MMTがロウレベルでＲ／Ｗがハイレベルである
ときのみ開かれる。
双方向ゲート回路１０は、図示しないが同様に
内部ポート８におけるデータを内部ポート８′に
転送させるための第３のゲート回路は、信号
MMT、Ｒ／Ｗ及びSTBがハイレベルであると
き開かれ、上記第４のゲート回路は、信号MMT
及びSTBがハイレベルであり、Ｒ／Ｗがロウレ
ベルであるとき開かれる。
内部ポート８におけるデータを内部ポート８′に
転送させるための第３のゲート回路は、信号
MMT、Ｒ／Ｗ及びSTBがハイレベルであると
き開かれ、上記第４のゲート回路は、信号MMT
及びSTBがハイレベルであり、Ｒ／Ｗがロウレ
ベルであるとき開かれる。
外部データバス１を介する通常のデータのリー
ドライトにおいては、DMAC４（第１図参照）
から出力されるメモリセル間転送制御信号MMT
がロウレベルにされる。リードサイクルにおいて
は、リード・ライト信号Ｒ／Ｗがハイレベルにさ
れる。その結果、アドレス信号ADD′によつて選
択されたメモリセルから出力されたデータは内部
ポート８及びゲート回路９を介して外部データバ
ス１に出力される。ライトサイクルにおいては、
リード・ライト信号Ｒ／Ｗがロウレベルにされ
る。その結果、外部データバス１におけるデータ
がゲート回路９及び内部ポート８を介してメモリ
セルアレイ６内の選択されたメモリセルに供給さ
れる。
ドライトにおいては、DMAC４（第１図参照）
から出力されるメモリセル間転送制御信号MMT
がロウレベルにされる。リードサイクルにおいて
は、リード・ライト信号Ｒ／Ｗがハイレベルにさ
れる。その結果、アドレス信号ADD′によつて選
択されたメモリセルから出力されたデータは内部
ポート８及びゲート回路９を介して外部データバ
ス１に出力される。ライトサイクルにおいては、
リード・ライト信号Ｒ／Ｗがロウレベルにされ
る。その結果、外部データバス１におけるデータ
がゲート回路９及び内部ポート８を介してメモリ
セルアレイ６内の選択されたメモリセルに供給さ
れる。
メモリセル間データ転送においては、第１図に
示すDMAC４からのプログラム命令により、第
１のメモリセルアドレスADD′がセツトされ、制
御信号Ｒ／Ｗ及びMMTがハイレベルにされ、次
いでデータ・ストローブ信号STBがハイレベル
にされる。その結果、メモリセルから読み出され
たデータは、内部ポート８及びゲート回路１０を
介してラツチ回路７にセツトされる。次に、新ら
たに選択すべきメモリセルに対応したアドレス信
号ADD′とがセツトされ、リードライト信号Ｒ／
Ｗがロウレベルにされる。データ・ストローブ信
号STBがハイレベルにされると、ゲート回路１
０における第４ゲート回路が開かれる。その結果
メモリ・セル６内の指定された番地にラツチ回路
７が内部ポート８′、ゲート回路１０及び内部ポ
ート８を介してデータが転送される。なお、
MMT信号は、データのリード時からライト時ま
で連続して入力される。
示すDMAC４からのプログラム命令により、第
１のメモリセルアドレスADD′がセツトされ、制
御信号Ｒ／Ｗ及びMMTがハイレベルにされ、次
いでデータ・ストローブ信号STBがハイレベル
にされる。その結果、メモリセルから読み出され
たデータは、内部ポート８及びゲート回路１０を
介してラツチ回路７にセツトされる。次に、新ら
たに選択すべきメモリセルに対応したアドレス信
号ADD′とがセツトされ、リードライト信号Ｒ／
Ｗがロウレベルにされる。データ・ストローブ信
号STBがハイレベルにされると、ゲート回路１
０における第４ゲート回路が開かれる。その結果
メモリ・セル６内の指定された番地にラツチ回路
７が内部ポート８′、ゲート回路１０及び内部ポ
ート８を介してデータが転送される。なお、
MMT信号は、データのリード時からライト時ま
で連続して入力される。
また、この場合、DMAC４は、CPU２からの
モード設定指令により、ハードウエア動作モード
あるいはプログラム動作モードのいずれにも設定
されるようになつている。
モード設定指令により、ハードウエア動作モード
あるいはプログラム動作モードのいずれにも設定
されるようになつている。
第４図は、第３図のメモリ・チツプの変形例を
示している。第５図は上記第４図に示すゲート回
路の構成図であり、第６図は第４図の回路におけ
る信号のタイム・チヤートである。
示している。第５図は上記第４図に示すゲート回
路の構成図であり、第６図は第４図の回路におけ
る信号のタイム・チヤートである。
上記第４図においては、内部ポート８とメモリ
セルアレイ６との間に、ゲート回路９と同様な構
成のゲート回路１１が設けられている。
セルアレイ６との間に、ゲート回路９と同様な構
成のゲート回路１１が設けられている。
上記メモリチツプにおいて、メモリセル間デー
タ転送動作は次のようになる。なお、以下におい
て、データは１ワード分同時に行なわれるものと
する。
タ転送動作は次のようになる。なお、以下におい
て、データは１ワード分同時に行なわれるものと
する。
先ず、リードサイクルでは、第６図ａに示すよ
うな転送元のメモリセル群を示すアドレスADD
と、第６図ｃに示すようなアドレス・ストロープ
ADSTBとがデコーダ１２に入力される。メモ
リ・セルアレイ６の上記デコーダ１２によつて指
示された番地がアクセスされ、１ワード・データ
が読み出される。同時に、第６図ｂ，ｄ，ｉにそ
れぞれ示すリードライト信号Ｒ／Ｗ、データ・ス
トロープSTB、MMT信号がゲート回路９，１
０，１１に入力されることにより、読み出された
データは、第６図ｅ，ｇに示すように、内部ポー
ト８を介してラツチ回路７にラツチされる。
うな転送元のメモリセル群を示すアドレスADD
と、第６図ｃに示すようなアドレス・ストロープ
ADSTBとがデコーダ１２に入力される。メモ
リ・セルアレイ６の上記デコーダ１２によつて指
示された番地がアクセスされ、１ワード・データ
が読み出される。同時に、第６図ｂ，ｄ，ｉにそ
れぞれ示すリードライト信号Ｒ／Ｗ、データ・ス
トロープSTB、MMT信号がゲート回路９，１
０，１１に入力されることにより、読み出された
データは、第６図ｅ，ｇに示すように、内部ポー
ト８を介してラツチ回路７にラツチされる。
次に、ライト・サイクルでは、第６図ａ，ｃに
示すように更新されたアドレスADDとアドレ
ス・ストロープADSTBがデコーダ１２に入力さ
れ、同時に、ゲート回路１０，１１に第６図ｂ，
ｄ，ｉに示すライト信号Ｗ、データ・ストロープ
STB，MMT信号が入力される。その結果、第
６図ｈ，ｅに示すようにライト・データがラツチ
回路７から内部ポート８を介してメモリ・セル６
の指定された番地に転送され、書き込まれる。
示すように更新されたアドレスADDとアドレ
ス・ストロープADSTBがデコーダ１２に入力さ
れ、同時に、ゲート回路１０，１１に第６図ｂ，
ｄ，ｉに示すライト信号Ｗ、データ・ストロープ
STB，MMT信号が入力される。その結果、第
６図ｈ，ｅに示すようにライト・データがラツチ
回路７から内部ポート８を介してメモリ・セル６
の指定された番地に転送され、書き込まれる。
なお、上記ゲート回路９は、第５図に示すよう
なドライバで構成される。リードライト信号Ｒ／
ＷのロウレベルとMMT信号のロウレベルとによ
つて、外部方向の上記ドライバ１５のみが開くよ
うにされる。そのため、読み出しデータは上記ド
ライバ１５を介して外部バスに送出される。一
方、リードライト信号Ｒ／Ｗのハイレベルと
MMT信号のロウレベルによつて、内部方向のド
ライバ１４のみが開くようにされる。書き込みデ
ータは上記ドライバ１４を介して内部に送り込ま
れる。
なドライバで構成される。リードライト信号Ｒ／
ＷのロウレベルとMMT信号のロウレベルとによ
つて、外部方向の上記ドライバ１５のみが開くよ
うにされる。そのため、読み出しデータは上記ド
ライバ１５を介して外部バスに送出される。一
方、リードライト信号Ｒ／Ｗのハイレベルと
MMT信号のロウレベルによつて、内部方向のド
ライバ１４のみが開くようにされる。書き込みデ
ータは上記ドライバ１４を介して内部に送り込ま
れる。
なお、本発明のメモリ・チツプには、MMT信
号用の外部入出力端子ピンが余分に必要である
が、ピンを新たに付加しなくても、先頭アドレス
等の端子ピンを兼用して、マツチプレクサで切り
換えて使用すればよい。
号用の外部入出力端子ピンが余分に必要である
が、ピンを新たに付加しなくても、先頭アドレス
等の端子ピンを兼用して、マツチプレクサで切り
換えて使用すればよい。
第７図、第８図、および第９図は、それぞれ本
発明の他の実施例を示す２ポート・メモリ・チツ
プの適用システム系統図とチツプ構成図とマツ
チ・チツプ構成図である。
発明の他の実施例を示す２ポート・メモリ・チツ
プの適用システム系統図とチツプ構成図とマツ
チ・チツプ構成図である。
第７図において、DMAC４の制御によりメモ
リ３からデータを読み出し、PRで示す経路を通
り演算処理部１６で処理を行つた後、その処理結
果のデータをメモリ３に戻して、メモリ・チツプ
内のラツチ回路７にラツチし、それからメモリ・
チツプ内の任意の番地にそのデータを書き込むこ
とができる。なお、ゲート１７は、CPU２によ
る処理とDMAC４、演算処理部１６による処理
を完全に切り換えるためのものである。
リ３からデータを読み出し、PRで示す経路を通
り演算処理部１６で処理を行つた後、その処理結
果のデータをメモリ３に戻して、メモリ・チツプ
内のラツチ回路７にラツチし、それからメモリ・
チツプ内の任意の番地にそのデータを書き込むこ
とができる。なお、ゲート１７は、CPU２によ
る処理とDMAC４、演算処理部１６による処理
を完全に切り換えるためのものである。
このように、外部でデータの処理を行うと同時
に、メモリ・セル内でデータを転送する場合に
は、第８図に示すように、メモリ・セル内にＡ，
Ｂの２つのポートを備えると、メモリ・サイクル
で切り換え時間に比較的余裕が生ずる。
に、メモリ・セル内でデータを転送する場合に
は、第８図に示すように、メモリ・セル内にＡ，
Ｂの２つのポートを備えると、メモリ・サイクル
で切り換え時間に比較的余裕が生ずる。
第８図において、メモリ間転送を行う場合、先
ず、メモリ・セルの任意（Ｘ）番地から読み出し
たデータをＡポート８とＢポート１８に送出し、
Ａポート８のデータをゲート回路９を介して外部
に転送すると同時に、Ｂポート１８のデータをゲ
ート回路１９を介してラツチ回路７にラツチした
後、ラツチされたデータをＡポートを介して再び
メモリ・セル６に転送し、任意（Ｙ）番地に書き
込む。
ず、メモリ・セルの任意（Ｘ）番地から読み出し
たデータをＡポート８とＢポート１８に送出し、
Ａポート８のデータをゲート回路９を介して外部
に転送すると同時に、Ｂポート１８のデータをゲ
ート回路１９を介してラツチ回路７にラツチした
後、ラツチされたデータをＡポートを介して再び
メモリ・セル６に転送し、任意（Ｙ）番地に書き
込む。
この場合のＢポートのデータは、第６図ｆに示
すように、Ａポートのデータと同期して転送され
る。
すように、Ａポートのデータと同期して転送され
る。
第８図において、外部処理されたデータをラツ
チ回路７にラツチする場合には、Ａポート８を介
してラツチした後、再びＡポート８を介してメモ
リ・セル６に書き込む。
チ回路７にラツチする場合には、Ａポート８を介
してラツチした後、再びＡポート８を介してメモ
リ・セル６に書き込む。
第９図では、マルチ・チツプの場合、任意の番
地から読み出されたデータは、Ｂポート１８を通
してすべてのチツプのラツチ回路７にラツチさ
れ、さらにどのラツチ回路７からでもＡポート８
を通して任意の番地にデータを転送して書き込む
ことができる。また、ラツチ回路７は共通に１〜
２個備えればよいため、ハードウエア量が減少す
る。
地から読み出されたデータは、Ｂポート１８を通
してすべてのチツプのラツチ回路７にラツチさ
れ、さらにどのラツチ回路７からでもＡポート８
を通して任意の番地にデータを転送して書き込む
ことができる。また、ラツチ回路７は共通に１〜
２個備えればよいため、ハードウエア量が減少す
る。
以上説明したように、本発明によれば、メモリ
容量が増大した場合に、メモリ間のデータ転送回
数も多くなるが、メモリの外部にデータを取り出
すことなく、メモリ内部だけで転送できるので、
アクセス・タイムが短縮され、転送処理の高速化
が可能となる。また、外付け回路やCPU，
DMAC内の余分なレジスタも不要となるので、
システム構成が簡単になる。
容量が増大した場合に、メモリ間のデータ転送回
数も多くなるが、メモリの外部にデータを取り出
すことなく、メモリ内部だけで転送できるので、
アクセス・タイムが短縮され、転送処理の高速化
が可能となる。また、外付け回路やCPU，
DMAC内の余分なレジスタも不要となるので、
システム構成が簡単になる。
第１図は本発明が適用されるシステム構成図、
第２図は本発明の原理を示す図、第３図は本発明
の実施例を示すメモリ・チツプの構成図、第４図
は第３図のメモリ・チツプの詳細動作説明図、第
５図は第４図のゲート回路の詳細図、第６図は第
４図の信号のタイムチヤート、第７図は本発明の
他の実施例を示す２ポート・メモリ・チツプが適
用されるシステム系統図、第８図は同じく２ポー
ト・メモリ・チツプの構成図、第９図は同じく２
ポート・マルチ・チツプの構成図である。 １…外部バス、２…CPU、３…主メモリ、４
…直接メモリ・アクセス・コントローラ、５…入
出力デバイス、６…メモリ・セル、７…ラツチ回
路、８…Ａポート、９，１０，１１，１７，１８
…ゲート、１２…デコーダ、１３…メモリ・チツ
プ、１４，１５…ドライバ、１６…演算処理部、
１８…Ｂポート。
第２図は本発明の原理を示す図、第３図は本発明
の実施例を示すメモリ・チツプの構成図、第４図
は第３図のメモリ・チツプの詳細動作説明図、第
５図は第４図のゲート回路の詳細図、第６図は第
４図の信号のタイムチヤート、第７図は本発明の
他の実施例を示す２ポート・メモリ・チツプが適
用されるシステム系統図、第８図は同じく２ポー
ト・メモリ・チツプの構成図、第９図は同じく２
ポート・マルチ・チツプの構成図である。 １…外部バス、２…CPU、３…主メモリ、４
…直接メモリ・アクセス・コントローラ、５…入
出力デバイス、６…メモリ・セル、７…ラツチ回
路、８…Ａポート、９，１０，１１，１７，１８
…ゲート、１２…デコーダ、１３…メモリ・チツ
プ、１４，１５…ドライバ、１６…演算処理部、
１８…Ｂポート。
Claims (1)
- １ 複数のメモリ・セルと、第１、第２内部ポー
トと、データ保持手段と、上記第１内部ポートと
外部端子との間に設けられたゲート手段と、外部
制御信号を受けて転送元のメモリ・セルのデータ
を上記第２内部ポートを介して上記データ保持手
段に保持せしめかつ上記データ保持手段のデータ
を上記第１内部ポートを介して転送先のメモリ・
セルに書き込ませるように制御動作を行なう制御
手段とを備えてなることを特徴とするメモリ・チ
ツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9574380A JPS5720983A (en) | 1980-07-15 | 1980-07-15 | Memory chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9574380A JPS5720983A (en) | 1980-07-15 | 1980-07-15 | Memory chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720983A JPS5720983A (en) | 1982-02-03 |
| JPH0146946B2 true JPH0146946B2 (ja) | 1989-10-11 |
Family
ID=14145965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9574380A Granted JPS5720983A (en) | 1980-07-15 | 1980-07-15 | Memory chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5720983A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62242252A (ja) * | 1986-04-14 | 1987-10-22 | Mitsubishi Electric Corp | 半導体記憶装置におけるデ−タ転送方法 |
| US6167486A (en) * | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
| JP3161385B2 (ja) * | 1997-09-16 | 2001-04-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP3092558B2 (ja) | 1997-09-16 | 2000-09-25 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3092556B2 (ja) * | 1997-09-16 | 2000-09-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP3161384B2 (ja) | 1997-09-16 | 2001-04-25 | 日本電気株式会社 | 半導体記憶装置とそのアクセス方法 |
| JP3161383B2 (ja) | 1997-09-16 | 2001-04-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP3178423B2 (ja) | 1998-07-03 | 2001-06-18 | 日本電気株式会社 | バーチャルチャネルｓｄｒａｍ |
| JP3307360B2 (ja) | 1999-03-10 | 2002-07-24 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3319421B2 (ja) | 1999-03-15 | 2002-09-03 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3358612B2 (ja) | 1999-03-15 | 2002-12-24 | 日本電気株式会社 | 半導体集積回路 |
| US6708254B2 (en) | 1999-11-10 | 2004-03-16 | Nec Electronics America, Inc. | Parallel access virtual channel memory system |
| CN103019983B (zh) * | 2012-11-23 | 2016-03-30 | 北京宏思电子技术有限责任公司 | Usb接口控制模块和usb设备的数据传输控制方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371537A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Information processor |
-
1980
- 1980-07-15 JP JP9574380A patent/JPS5720983A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371537A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720983A (en) | 1982-02-03 |
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