JPH03240854A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マイクロコンピュータに関し、詳しくはデー
タラッチ回路が内蔵されたメモリを含むマイクロコンピ
ュータに関する。

マイクロ・コンピュータ、ミニ書コンピュータ等では、
第１図に示すように、単一バス１にＣＰＵ（中央制御装
置）２．主メモリ３と同列で１個以上の入出力デバイス
５が接続される。通常のプログラム・モード（ＰＭ）に
おいて、入出力デバイス５から主メモリ３に対してデー
タのリード・ライトを行う場合には、ＰＭの経路で示す
ように、先ず上記入出力デバイスからのデータがＣＰＵ
に一旦取り込まれ、次いで上記ＣＰＵ２における上記デ
ータが主メモリ３に書き込まれる。逆に上記主メモリ３
のデータは、上記ＣＰＵ２に一旦取り込まれ、次いで上
記入出力デバイス５に供給される。そのため、データの
リード・ライトに時間がかかる。

とハに対して、直接メモリ・アクセス・モード（ＤＭＡ
Ｍ）では、データ転送要求を受けた直接メモリ・アクセ
ス・コントローラ（以下ＤＭＡＣ）４によって入出力デ
バイス５と主メモリ３の各アドレスが指示され、人出力
デバイス５と主メモリ３０間で、ＤＭＡの経路で示すよ
うに、ＣＰＵ２を介すことなく、リード・ライトされる
データを直接転送することができるので、高速処理が可
能である。

ところで、メモリ３に対しデータのリード・ライトを行
う場合、メモリ３内の任意の番地から他の任意の番地に
データを転送したいことがあるが、従来の方法では、先
ずメモリ３からのデータを外部に読み出し、再び任意の
番地に書き込むため外付は回路（ラッチ回路）、または
ＤＭＡＣ４における内部レジスタを一時データ保持回路
として用いている。したがって、外付は回路が余分に必
要となるか、あるいはＤＭＡＣの内部レジスタを利用し
なければならず、しかもメモリ・チップ内を移動させる
だけにしては、あまりにもデータ転送時間がかかりすぎ
る。

本発明の目的は、このような従来の欠点を除去するため
、メ倚す・チップ内の任意の番地から他の任意の番地に
データを転送する場合、データを外部に取り出すことな
く、データ転送時間を短縮でき、かつ外付は回路を減少
してシステム構成な簡単にできるメモリ・チップを提供
することにある。

本発明のメモリ・チップにおいては、メモリ間転送指令
、アドレスおよびリード・ライト信号の入力により、メ
モリ・セルから読み出されたデータをラッチするための
データ保持回路、および該データ保持回路とメモリ・セ
ルとを結合するための内部ボートが設けられる。

以下、本発明の実施例を、図面により説明する。

第２図は、本発明の原理を示す図であり、第３図は本発
明の実施例を示すメモリ・チップの構成図である。

本発明においては、第２図に示すように、メモリ・チッ
プ１３内にメモリのピット長（語長）と同じビット長の
データ保持回路（ラッチ回路）７が設けられる。メモリ
チップ１３には外部ＤＭＡＣからアドレス信号ＡＤＤ　
、リード・ライト信号ｒＬ／Ｗ、データ・ストローブ信
号ＳＴ［３チップ選択信号Ｃ８とともに、新しく　Ｍ　
Ｍ　Ｔ　（Ｍｅｍ（＋ｒｙ　ｔ。

Ｍｅｍｏｒｙ　Ｔｒａｎｓｆｅｒ　）信号が入力される
。データ保持回路７のデータ入出力は、上記信号により
制御される。その結果メモリ内のデータ転送が可能とな
る。

第３図は、上記＠２図のメモリチップ１３における詳細
なブロックを示している。

同図において６はメモリセルアレイ、７はラッチ回路、
８及び８は内部ボート、９及び１０は双方向ゲート回路
である。

メモリチップ１３は、図示しないが、アドレス信号ＡＤ
Ｄを受けるアドレスデコーダ、及び上記信号Ｒ／Ｗ、Ｓ
Ｔ［３、ＭＭＴを受ける制御回路を含んでいる。

上記アドレスデコーダは入力アドレス信号ＡＤＤに応じ
て上記メモリセルアレイ・６におけるメモリセル（図示
しない）を選択するための信号を形成する。

メモリセルアレイ６における選択さねたメモリセルは、
上記内部ボートに結合される。

上＝ｅ制御回路は、上記双方向ゲート回路９，１゜を制
御するための信号を形成する。

特に制限さねないが、読み出しくリード）及び書き込み
゛（ライト）は、リード・ライト信号Ｒ／Ｗによって指
示される。例えばリードは、上記信号Ｉ’ｔ／Ｗのハイ
レベルによって指示さね、ライトは上記信号Ｒ／Ｗのロ
ウレベルによって指示される。

メモリセル間のデータ転送は、上記制御信号ＭＭＴのハ
イレベルによって指示される。

双方向ゲート回路９は、図示しないが例えば外部データ
バス１におけるデータを内部ボート８に転送させるため
の第１のゲート回路と、上記内部ボート８におけるデー
タを外部データバス１に転送させるための第２のゲート
回路とを含んでいる。

上記第１のゲート回路は、信号Ｃ３，ＭＭＴ及びＲ／Ｗ
がロウレベルであるときのみ開かねる。上記第２のゲー
ト回路は、信号Ｃ８及びＭＭＴがロウレベルでＩ’ｔ／
Ｗがハイレベルであるときのみ開かれる。

双方向ゲート回路１０は、図示しないが同様に内部ボー
ト８におけるデータを内部ボート８に転送させるための
第３のゲート回路は、信号ＭＭＴ。

Ｒ／Ｗ及びＳＴＢがハイレベルであるとき開かれ、上記
第４のゲート回路は、信号ＭＭＴ及びＳＴ［３がハイレ
ベルであり、Ｒ／Ｗがロウレベルでｋ）るとき開かｉす
る。

外部データバスｌを介する通常のデータのリードライト
においては、ＤＭＡＣ４（第１図参照）から出力される
メモリセル間転送制御信号ＭＭＴがロウレベルにされる
。リードサイクルにおいては、リード・ライト信号Ｒ／
Ｗかハイレベル圧される。その結果、アドレス信号ＡＤ
Ｄによって選択さ４たメモリセルから出力されたデータ
は内部ボート８及びゲート回路９を介して外部データバ
スｌに出力される。ライトサイクルにおいては、リード
・ライト信号Ｒ／Ｗがロウレベルにされる。

その結果、外部データバスｌにおけるデータがゲート回
路９及び内部ボート８を介してメモリセルアレイ６内の
選択さｉまたメモリセルに供給さＪする。

メモリセル間データ転送においては、第１図に示すＤＭ
ＡＣ４からのプログラム命令により、第１のメモリセル
アドレスＡＤＤがセットされ、制御信号Ｒ／Ｗ及びＭＭ
Ｔがハイレベルにされ、次いでデータ・ストローブ信号
ＳＴＢがハイレベルにされる。その結果、メモリセルか
ら読み出されたデータは、内部ボート８及びゲート回路
】０を介してラッチ回路７にセントされる。次に、新ら
たに選択すべきメモリセルに対応したアドレス信号ＡＤ
Ｄとがセットされ、リードライト信号Ｒ／Ｗがロウレベ
ルにされる。データ・ストローブ信号ＳＴＢがハイレベ
ルにされると、ゲート回路１゜における第４ゲート回路
が開かれる。その結果メモリ・セル６内の指定された番
地にラッチ回路７から内部ボート８．ゲート回路ｌＯ及
び内部ボート８？介してデータが転送される。なお、Ｍ
ＭＴ信号は、データのリード時からライト時まで連続し
て入力される。

また、この場合、ＤＭＡＣ４は、Ｃｒ’Ｕ２からのモー
ド指定指令により、ハードウェア動作モードあるいはプ
ローグラム動作モードのいすねにも設定さＪするように
なっている。

第４図は、第３図のメモリ・チップの変形例な示してい
る。第５図は上記第４図に示すゲート回路の構成図であ
り、第６図は第４図の回路における信号のタイム・チャ
ートである。

上記第４図においては、内部ボート８とメモリセルアレ
イ６との間に、ゲート回路９と同様な構成のゲート回路
１１が設けられている。

上記メモリチップにおいて、メモリセル間データ転送動
作は次のようになる。なお、以下において、データはｌ
ワード分向時に行なわれるものとする。

先ず、リードサイクルでは、第６図（ａ）に示すような
転送元のメモリセル群を示すアドレスＡＤＤと、第６図
（Ｃ）に示すようなアドレス・ストローブＡＤＳＴ［３
とがデコーダ１２に入力される。メモリ・セルアレイ６
の上記デコーダ１２によって指示された番地がアクセス
さね、ｌワード・データが読み出される。同時に、第６
図（ｂ）（ｄ）（ｉ）にそノ１ぞれ示すリードライト信
号Ｒ／Ｗ、データ・ストローブＳ　Ｔ　Ｂ　、　ＭＭＴ
信号がゲート回路９，１０゜１１に入力さ名ることによ
り、読み出されたデータは、第６図（ｃＨｇ）に示すよ
うに、内部ボート８を介してラッチ回路７にラッチされ
る。

次に、ライト・サイクルでは、第６図（ａ）（Ｃ）に示
すように匁新されたアドレスＡＤＤとアドレス・ストロ
ーブＡＤＳＴＢがデコーダ１２に人力さｉｌ、同時に、
ゲート回路１０．１１に第６図（ｂ）（ｄ）（ｉ）に示
すライト信号Ｗ、データ・ストローブＳ　ＴＢ。

ＭＭＴ信号が入力される。その結果、第６図（１１）（
ｅ）に示すようにライト・データがラッチ回路７から内
部ボート８を介してメモリ・セル６の指定された番地に
転送さハ、書き込まれる。

なお、上記ゲート回路９は、第５図に示すようなドライ
バで構成される、リードライト信号Ｒ／Ｗのロウレベル
とＭＭＴ信号のロウレベルとによって、外部方向の上記
ドライバ１５のみが開くようＫされる。そのため、読み
出しデータは上記ドライバ１５を介して外部パスに送出
される。一方、リードライト信号Ｒ／Ｗのハイレベルと
ＭＭＴＦ号のロウレベルによって、内部方向のドライバ
１４のみが開くようにされる。古き込みデータは上記ド
ライバ１４を介して内部に送り込まノする。

なお、本発明のメモリ・チップには、Ｍ　Ｍ　Ｔ信号用
の外部入出力端子ピンが余分に必要であるが、ピンを新
たに付加しなくても、先頭アドレス等の端子ピンを兼用
して、マルチプレクサで切り換えて使用すればよい。

第７図、第８図、および第９図は、そハぞれ本発明の他
の実施例を示す２ボート・メモリ・チップの適用システ
ム系統図とチップ構成図とマルチ・チップ構成図である
。

第７図において、ＤＭＡＣ４の制御によりメモリ３から
データを読み出し、ＰＲで示す経路を通り演算処理部１
６で処理を行った後、その処理結果のデータをメモリ３
に戻して、メモリ・チップ内のラッチ回路７にラッチし
、そわからメモリ・チップ内の任意の番地にそのデータ
を書き込むことができる。なお、ゲート１７は、ＣＩ’
Ｕ２による処理とＤＭＡＣ４，演算処理部１６による処
理を完全に切り換えるためのものである。

このように、外部でデータの処理を行うと同時に、メモ
リ・セル内でデータを転送する場合には、第８図に示す
ように、メモリ・セル内にＡ、［３の２つのボートを備
えると、メモリ・サイクルで切り換え時間に比較的余裕
が生ずる。

第８図において、メモリ間転送を行う場合、先ず、メモ
リ・セル６の任意（Ｘ）番地から読み出したデータをＡ
ボート８とＢボー）１８に送出し、Ａボート８のデータ
をゲート回路９を介して外部に転送すると同時に、Ｂボ
ートエ８のデータをゲート回路１９を介してラッチ回路
７にラッチした後、ランチされたデータをＡボートを介
して再びメモリ・セル６に転送し、任意（Ｙ）番地に書
き込む。

この場合の６ボートのデータは、第６図（ｆ）Ｋ示すよ
うに、Ａボートのデータと同期して転送される。

第８図において、外部処理さねたデータをラッチ回路７
にラッチする場合には、Ａボート８を介してラッチした
後、再びＡボート８を介してメモリ・セル６に書き込む
。

第９図では、マルチ・チップの場合、任意の番地から読
み出さハたデータは、Ｂボート１８を通してすべてのチ
ップのラッチ回路７にラッチされ、さらにどのラッチ回
路７からでもＡボート８を通して任意の番地にデータを
転送して書き込むことができる。また、ラッチ回路７は
共通に１〜２個備えればよいため、ハードウェア量が減
少する。

以上説明したように、本発明によねば、メモリ容量が増
大した場合に、メモリ間のデータ転送回数も多くなるが
、メモリの外部にデータを取り出すことなく、メモリ内
部だけで転送できるので、アクセス・タイムが短縮され
、転送処理の高速化が可能となる。また、外付は回路や
ＣＰＵ、ＤＭＡＣ内の余分なレジスタも不要となるので
、システム構成が簡単になる。

【図面の簡単な説明】

第１図は本発明が適用されるシステム構成図、第２図は
本発明の原理を示す図、第３図は本発明の実施例を示す
メモリ・チップの構成図、第４図は第３図のメモリ・チ
ップの詳細動作説明図、第５図は第４図のゲート回路の
詳細図、第６図は第４図の信号のタイム・チャート、第
７図は本発明の他の実施例を示す２ボート・メモリ・チ
ップが適用されるシステム系統図、第８図は同じく２ボ
ート・メモリ・チップの構成図、第９図は同じく２ボー
ト・マルチ・チップの構成図である。 １・・・外部バス、２・・・ＣＰＵ、３・・・主メモリ
、４・・・直接メモリ・アクセス・コントローラ、５・
・・入出力デバイス、６・・・メモリ・セル、７・・・
ラッチ回路、８・・・Ａボート、９，１０．１１．１７
．１８・・・ゲート、】２・・・デコーダ、】３・・・
メモリ・チップ、１４．１５・・・ドライバ　１６・・
・演算処理部、１８・・・Ｂボート。 第 １ 図 第 図 第 図 第 図 第 図 ２層 が／−ＩＴ

Claims (1)

1. 【特許請求の範囲】 １、中央制御装置と、 上記中央制御装置に結合された第１バスと、スイッチ手
   段を介して上記第１バスに結合可能にされた第２バスと
   、 メモリセルアレイと上記メモリセルアレイに書き込まれ
   るべきデータもしくは上記メモリセルアレイから読み出
   されるデータを保持する保持手段とを持ち上記第２バス
   に結合されてなるメモリと、 上記第２バスに結合された演算回路と、 を備え、上記演算回路によって上記メモリに書き込まれ
   るデータを形成するようにしてなることを特徴とするマ
   イクロコンピュータ