JPH01239485A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPH01239485A JPH01239485A JP63066451A JP6645188A JPH01239485A JP H01239485 A JPH01239485 A JP H01239485A JP 63066451 A JP63066451 A JP 63066451A JP 6645188 A JP6645188 A JP 6645188A JP H01239485 A JPH01239485 A JP H01239485A
- Authority
- JP
- Japan
- Prior art keywords
- test
- instruction
- bus
- control signal
- test control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 238000012360 testing method Methods 0.000 claims abstract description 104
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 101001077723 Homo sapiens Serine protease inhibitor Kazal-type 6 Proteins 0.000 description 1
- 102100025421 Serine protease inhibitor Kazal-type 6 Human genes 0.000 description 1
- 238000011056 performance test Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は大規模集積回路に関する。
第３図は大規模集積回路の第１の従来例を示す構成図で
ある。
ある。
ＲＡ Ｍ ＋３．アドレスレジスタ１５．１６は内部バ
スＢＵＳＩ２に接続されている。データバスバッファ２
０は外部バスＢ Ｕ Ｓ Ｉ＋と内部バスＢ Ｕ Ｓ
、２間のデータの授受を行う。ＲＯＭ１７は、テスト用
命令を格納しているテスト用記憶部１７．とその他の命
令を格納している記憶部１７２とからなり、アドレスレ
ジスタ１６からのアドレスに従ってそれぞれの記憶部１
７１．１７２から命令を命令レジスタ１８に出力する。
スＢＵＳＩ２に接続されている。データバスバッファ２
０は外部バスＢ Ｕ Ｓ Ｉ＋と内部バスＢ Ｕ Ｓ
、２間のデータの授受を行う。ＲＯＭ１７は、テスト用
命令を格納しているテスト用記憶部１７．とその他の命
令を格納している記憶部１７２とからなり、アドレスレ
ジスタ１６からのアドレスに従ってそれぞれの記憶部１
７１．１７２から命令を命令レジスタ１８に出力する。
命令レジスタ１８に出力された命令はデコーダ１９でデ
コードされ実行される。
コードされ実行される。
本従来例に対する性能試験はテスト用記憶部１７、に書
込まれたテスト用命令を実行させて行われる。テスト用
記憶部１７１内のテスト用命令は、メーカーによって準
備され、記憶部１７□に格納される命令をテストする。
込まれたテスト用命令を実行させて行われる。テスト用
記憶部１７１内のテスト用命令は、メーカーによって準
備され、記憶部１７□に格納される命令をテストする。
第４図は大規模集積回路の第２の従来例を示す構成図で
ある。
ある。
本従来例は、テスト制御回路１１と、テスト制御回路１
１に制御されてＲＯＭ １７１の出力データか内部バス
ＢＵＳ１２のデータかを選択して命令レジスタ１８に出
力する命令入力切換回路１２とを有し、ＲＯＭ １７．
がテスト用記憶部１７を有していない点か第１の従来例
と異なる。
１に制御されてＲＯＭ １７１の出力データか内部バス
ＢＵＳ１２のデータかを選択して命令レジスタ１８に出
力する命令入力切換回路１２とを有し、ＲＯＭ １７．
がテスト用記憶部１７を有していない点か第１の従来例
と異なる。
テスト時には、テスト信号ＴＡをテスト制御回路１１に
印加する。テスト制御回路１１は命令入力切換回路１２
を制御して内部バスＢ Ｕ Ｓ ＋ｚのデータが命令レ
ジスタ１８に入力されるようにする。そして、テスト用
命令を外部バスＢＵＳ、□、データバスバッファ２０．
内部バスＢ Ｕ Ｓ 、２．命令入力切換回路１２．命
令レジスタ１８を介してデコーダ１９に与えテストを実
行させる。
印加する。テスト制御回路１１は命令入力切換回路１２
を制御して内部バスＢ Ｕ Ｓ ＋ｚのデータが命令レ
ジスタ１８に入力されるようにする。そして、テスト用
命令を外部バスＢＵＳ、□、データバスバッファ２０．
内部バスＢ Ｕ Ｓ 、２．命令入力切換回路１２．命
令レジスタ１８を介してデコーダ１９に与えテストを実
行させる。
上述した従来の大規模集積回路は、テスト用命令を内蔵
のＲＯＭ １７に格納する場合、テスト用記憶部＋７．
として利用できるエリアは限定され、充分なテスト用命
令を格納することができない欠点があり、外部バスＢ
Ｕ ３口からテスト用命令をＲＡＭに取込む場合、命令
レジスタ１８へテスト用命令を入力するための外部端子
をテスト用に独立につくることは端子数の制限から困難
なため、通常の信号端子、例えばデータバスの端子を使
って命令レジスタへ命令を入力しているため、テスト時
に外部から命令レジスタ１８にテスト用命令を入力して
いるとき、内部バスＢＵＳ、□が使用されているので命
令を実行することが困難となり、テスト用命令の入力が
済んでからでないと実行できない欠点がある。
のＲＯＭ １７に格納する場合、テスト用記憶部＋７．
として利用できるエリアは限定され、充分なテスト用命
令を格納することができない欠点があり、外部バスＢ
Ｕ ３口からテスト用命令をＲＡＭに取込む場合、命令
レジスタ１８へテスト用命令を入力するための外部端子
をテスト用に独立につくることは端子数の制限から困難
なため、通常の信号端子、例えばデータバスの端子を使
って命令レジスタへ命令を入力しているため、テスト時
に外部から命令レジスタ１８にテスト用命令を入力して
いるとき、内部バスＢＵＳ、□が使用されているので命
令を実行することが困難となり、テスト用命令の入力が
済んでからでないと実行できない欠点がある。
（課題を解決するための手段〕
本発明の大規模集積回路は、
テスト動作を指示するテスト信号を受けると、テスト制
御信号を出力するテスト制御信号発生回路と、 テスト制御信号に基づいて、外部バスからのアドレスお
よびテスト用命令をラッチし、内部バスに出力するデー
タバスバッファと、 データバスバッファが内部バスに出力したアドレスを、
テスト制御信号に基づいてラッチするテスト用アドレス
レジスタと、 テスト用アドレスレジスタがラッチしたアドレスが指示
する内部ＲＡＭの特定エリアに、テスト用アドレスレジ
スタがラッチしたアドレスに対応してデータバスバッフ
ァが内部バスに出力するテスト用命令を順次テスト制御
１３号に基ついて書込み、書込んだテスト用命令をテス
ト制御信号に基づいて内部ＲＡＭの特定エリアから読出
すテスト用制御回路と、 テスト用制御回路が内部ＲＡＭの特定エリアがら読出し
たテスト用命令が出力される接続バスと、 テスト制御信号が出力されていないときは内部ＲＯＭか
ら出力される命令を選択し、テスト制御信号が出力され
ているときは接続バスに出力されるテスト用命令を選択
して命令レジスタを介してデコーダに出力して実行させ
る命令入力切換回路とを有する。
御信号を出力するテスト制御信号発生回路と、 テスト制御信号に基づいて、外部バスからのアドレスお
よびテスト用命令をラッチし、内部バスに出力するデー
タバスバッファと、 データバスバッファが内部バスに出力したアドレスを、
テスト制御信号に基づいてラッチするテスト用アドレス
レジスタと、 テスト用アドレスレジスタがラッチしたアドレスが指示
する内部ＲＡＭの特定エリアに、テスト用アドレスレジ
スタがラッチしたアドレスに対応してデータバスバッフ
ァが内部バスに出力するテスト用命令を順次テスト制御
１３号に基ついて書込み、書込んだテスト用命令をテス
ト制御信号に基づいて内部ＲＡＭの特定エリアから読出
すテスト用制御回路と、 テスト用制御回路が内部ＲＡＭの特定エリアがら読出し
たテスト用命令が出力される接続バスと、 テスト制御信号が出力されていないときは内部ＲＯＭか
ら出力される命令を選択し、テスト制御信号が出力され
ているときは接続バスに出力されるテスト用命令を選択
して命令レジスタを介してデコーダに出力して実行させ
る命令入力切換回路とを有する。
（作用〕
外部バスからＲＡＭに読込んだテスト用命令は、テスト
用制御回路の制御によりＲＡＭから読出される際、内部
バスとは別の接続バスを介して読出されているので、内
部バスを使用する命令実行はテスト用命令読出し中でも
可能となり、テスト用命令を格納しているのはＲＡＭな
ので容量の面でもフレキシビリティ大となる。
用制御回路の制御によりＲＡＭから読出される際、内部
バスとは別の接続バスを介して読出されているので、内
部バスを使用する命令実行はテスト用命令読出し中でも
可能となり、テスト用命令を格納しているのはＲＡＭな
ので容量の面でもフレキシビリティ大となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の大規模集積回路の第１の実施例を示す
構成図である。
構成図である。
テスト制御信号発生回路１はテスト信号ＴＳを入力し、
テスト制御信号ＴＣを出力する。命令入力切換回路２は
、テスト制御信号ＴＣが出力されていないときはＲＯＭ
７の出力を命令レジスタ８に出力させ、テスト制御信号
ＴＣが出力されているときはＲＡＭ３の出力を命令レジ
スタ８に出力させデコーダ９にデコードさせて命令実行
を行なわせている。データバスバッファ１０は、テスト
制御信号ＴＣの指示により外部バスＢＵＳ、のデータを
取込み、内部バスＢＵＳ２に出力する。アドレスレジス
タ４はテスト制御信号ＴＣの指示により、内部ＢＵＳ２
に出力されたアドレスをラッチする。アドレスレジスタ
５はテスト制御信号ＴＣが出力されていないとき内部バ
スＢＵＳ２からＲＡＭ３に対するアドレスをラッチする
。アドレスレジスタ６はＲＯＭ７に対するアドレスを内
部バスＢＵＳ２から取込む。ＲＡＭ３は記憶部３゜とテ
スト用制御回路３２とを有し、テスト用制御回路３２は
テスト制御信号ＴＣに従って、アドレスレジスタ４がラ
ッチしたアドレスが指定する記憶部３１の特定エリアに
内部バスＢＵＳ２に出力されたデータを書込ませる。こ
の書込みを必要回数実行して特定エリアに一連のテスト
用命令を格納する。格納された一連のテスト用命令はテ
スト制御信号ＴＣの指示に従って、記憶部３．の特定エ
リアから読出される。テスト制御信号ＴＣが出力されて
いるときは命令入力切換回路２は、記憶部３１の出力を
命令レジスタ８に出力するように切換ねっているので、
テスト制御信号ＴＣの指示に従って記憶部３１の特定エ
リアから読出されたテスト用命令は、接続バスＢＵＳ３
と命令入力切換回路２を介して、命令レジスタ８に出力
され、デコーダ９でデコートされて実行される。
テスト制御信号ＴＣを出力する。命令入力切換回路２は
、テスト制御信号ＴＣが出力されていないときはＲＯＭ
７の出力を命令レジスタ８に出力させ、テスト制御信号
ＴＣが出力されているときはＲＡＭ３の出力を命令レジ
スタ８に出力させデコーダ９にデコードさせて命令実行
を行なわせている。データバスバッファ１０は、テスト
制御信号ＴＣの指示により外部バスＢＵＳ、のデータを
取込み、内部バスＢＵＳ２に出力する。アドレスレジス
タ４はテスト制御信号ＴＣの指示により、内部ＢＵＳ２
に出力されたアドレスをラッチする。アドレスレジスタ
５はテスト制御信号ＴＣが出力されていないとき内部バ
スＢＵＳ２からＲＡＭ３に対するアドレスをラッチする
。アドレスレジスタ６はＲＯＭ７に対するアドレスを内
部バスＢＵＳ２から取込む。ＲＡＭ３は記憶部３゜とテ
スト用制御回路３２とを有し、テスト用制御回路３２は
テスト制御信号ＴＣに従って、アドレスレジスタ４がラ
ッチしたアドレスが指定する記憶部３１の特定エリアに
内部バスＢＵＳ２に出力されたデータを書込ませる。こ
の書込みを必要回数実行して特定エリアに一連のテスト
用命令を格納する。格納された一連のテスト用命令はテ
スト制御信号ＴＣの指示に従って、記憶部３．の特定エ
リアから読出される。テスト制御信号ＴＣが出力されて
いるときは命令入力切換回路２は、記憶部３１の出力を
命令レジスタ８に出力するように切換ねっているので、
テスト制御信号ＴＣの指示に従って記憶部３１の特定エ
リアから読出されたテスト用命令は、接続バスＢＵＳ３
と命令入力切換回路２を介して、命令レジスタ８に出力
され、デコーダ９でデコートされて実行される。
次に第１図の実施例の動作について説明する。
テスト信号ＴＣを入力したテスト制御信号発生回路１は
テスト制御信号ＴＣを出力し、外部Ｂｕｓ、のアドレス
をデータバスバッファｌｏを介してアドレスレジスタ４
にラッチさせ、ラッチさせた後、外部バスＢＵＳ、のテ
スト用命令をデータバスバッファＩＯを制御して内部バ
スＢｕｓ２に出力させる。一方、テスト用制御回路３２
は、内部バスＢＵＳ２に取込まれたテスト用命令を、ア
ドレスレジスタ４かラッチしたアドレスが指定する記憶
部３１の特定エリアに書込む。テスト制御信号ＴＣによ
り記憶部３１の特定エリアに書込まれたテスト用命令は
、内部バスＢＵＳ２とは異なる接続バスＢＵＳ３．命令
入力切換回路２を介して命令レジスタ８に連続的に出力
される。
テスト制御信号ＴＣを出力し、外部Ｂｕｓ、のアドレス
をデータバスバッファｌｏを介してアドレスレジスタ４
にラッチさせ、ラッチさせた後、外部バスＢＵＳ、のテ
スト用命令をデータバスバッファＩＯを制御して内部バ
スＢｕｓ２に出力させる。一方、テスト用制御回路３２
は、内部バスＢＵＳ２に取込まれたテスト用命令を、ア
ドレスレジスタ４かラッチしたアドレスが指定する記憶
部３１の特定エリアに書込む。テスト制御信号ＴＣによ
り記憶部３１の特定エリアに書込まれたテスト用命令は
、内部バスＢＵＳ２とは異なる接続バスＢＵＳ３．命令
入力切換回路２を介して命令レジスタ８に連続的に出力
される。
第２図は本発明の第２の実施例を示す構成図である。
本実施例は、第１の実施例のアドレスレジスタ４．６の
機能がアドレスレジスタ６、により置替えられている以
外は第１の実施例と同様である。
機能がアドレスレジスタ６、により置替えられている以
外は第１の実施例と同様である。
したがって、アドレスレジスタ６、についてのみ説明す
る。アドレスレジスタ６、はテスト制御 。
る。アドレスレジスタ６、はテスト制御 。
信号ＴＣが出力されていないときは、内部バスＢＵＳ２
からラッチしたアドレスをＲＯＭ７に出力し、テスト制
御信号ＴＣが出力されているときは、内部バスＢＵＳ２
からラッチしたアドレスをＲＡＭ３に出力する。
からラッチしたアドレスをＲＯＭ７に出力し、テスト制
御信号ＴＣが出力されているときは、内部バスＢＵＳ２
からラッチしたアドレスをＲＡＭ３に出力する。
第２の実施例の動作は第１の実施例の動作と同じなので
省略する。
省略する。
以上説明したように本発明は、外部バスから内蔵のＲＡ
Ｍにテスト用命令を読込み、読込んだテスト用命令をテ
スト用制御回路の制御によりＲＡＭから読出し、内部バ
スとは別の接続バスと、命令入力切換回路と、命令レジ
スタとを介してデコーダに与え実行させることにより、
充分な容量をもったＲＡＭの特定エリアにあまり制限を
うけずにテスト用命令を格納することができ、テスト用
命令を命令レジスタに出力中でも、内部バスは使用され
ていないので、命令実行ができるという効果がある。
Ｍにテスト用命令を読込み、読込んだテスト用命令をテ
スト用制御回路の制御によりＲＡＭから読出し、内部バ
スとは別の接続バスと、命令入力切換回路と、命令レジ
スタとを介してデコーダに与え実行させることにより、
充分な容量をもったＲＡＭの特定エリアにあまり制限を
うけずにテスト用命令を格納することができ、テスト用
命令を命令レジスタに出力中でも、内部バスは使用され
ていないので、命令実行ができるという効果がある。
第１図は本発明の大規模集積回路の第１の実施例を示す
構成図、第２図は本発明の第２の実施例を示す構成図、
第３図、第４図は従来例を示す構成図である。 １・・・・・・・・・・・・・・・・テスト制御信号発
生回路、２・・・・・・・・・・・・・・・・命令入力
切換回路、３・・・・・・・・・・・・・・・・ＲＡＭ
。 ３、・・・・・・・・・・・・・・・記憶部、３２・・
・・・・・・・・・・・・・テスト用制御回路〜４．５
，６．６１・・・アドレスレジスタ、７・・・・・・・
・・・・・・・・・ＲＯＭ、８・・・・・・・・・・・
・・・・・命令レジスタ、９・・・・・・・・・・・・
・・・・デコーダ、１０・・・・・・・・・・・・・・
・・データバスバッファ。
構成図、第２図は本発明の第２の実施例を示す構成図、
第３図、第４図は従来例を示す構成図である。 １・・・・・・・・・・・・・・・・テスト制御信号発
生回路、２・・・・・・・・・・・・・・・・命令入力
切換回路、３・・・・・・・・・・・・・・・・ＲＡＭ
。 ３、・・・・・・・・・・・・・・・記憶部、３２・・
・・・・・・・・・・・・・テスト用制御回路〜４．５
，６．６１・・・アドレスレジスタ、７・・・・・・・
・・・・・・・・・ＲＯＭ、８・・・・・・・・・・・
・・・・・命令レジスタ、９・・・・・・・・・・・・
・・・・デコーダ、１０・・・・・・・・・・・・・・
・・データバスバッファ。
Claims (1)
- 【特許請求の範囲】 大規模集積回路において、 テスト動作を指示するテスト信号を受けると、テスト制
御信号を出力するテスト制御信号発生回路と、 テスト制御信号に基づいて、外部バスからのアドレスお
よびテスト用命令をラッチし、内部バスに出力するデー
タバスバッファと、 データバスバッファが内部バスに出力したアドレスを、
テスト制御信号に基づいてラッチするテスト用アドレス
レジスタと、 テスト用アドレスレジスタがラッチしたアドレスが指示
する内部ＲＡＭの特定エリアに、テスト用アドレスレジ
スタがラッチしたアドレスに対応してデータバスバッフ
ァが内部バスに出力するテスト用命令を順次テスト制御
信号に基づいて書込み、書込んだテスト用命令をテスト
制御信号に基づいて内部ＲＡＭの特定エリアから読出す
テスト用制御回路と、 テスト用制御回路が内部ＲＡＭの特定エリアから読出し
たテスト用命令が出力される接続バスと、 テスト制御信号が出力されていないときは内部ＲＯＭか
ら出力される命令を選択し、テスト制御信号が出力され
ているときは接続バスに出力されるテスト用命令を選択
して命令レジスタを介してデコーダに出力して実行させ
る命令入力切換回路とを有することを特徴とする大規模
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066451A JPH0727011B2 (ja) | 1988-03-18 | 1988-03-18 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066451A JPH0727011B2 (ja) | 1988-03-18 | 1988-03-18 | 大規模集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239485A true JPH01239485A (ja) | 1989-09-25 |
| JPH0727011B2 JPH0727011B2 (ja) | 1995-03-29 |
Family
ID=13316150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066451A Expired - Lifetime JPH0727011B2 (ja) | 1988-03-18 | 1988-03-18 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727011B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194035A (ja) * | 1994-08-26 | 1996-07-30 | Sgs Thomson Microelectron Ltd | 集積回路装置及び集積回路装置の周辺回路検査方法 |
| US5991212A (en) * | 1996-07-04 | 1999-11-23 | Nec Coporation | Semi-conductor integrated circuit device having an external memory and a test method therefor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006268919A (ja) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | メモリの組み込み自己テスト回路および自己テスト方法 |
-
1988
- 1988-03-18 JP JP63066451A patent/JPH0727011B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194035A (ja) * | 1994-08-26 | 1996-07-30 | Sgs Thomson Microelectron Ltd | 集積回路装置及び集積回路装置の周辺回路検査方法 |
| US6052806A (en) * | 1994-08-26 | 2000-04-18 | Stmicroelectronics Limited | Method and apparatus for testing an integrated circuit device |
| US5991212A (en) * | 1996-07-04 | 1999-11-23 | Nec Coporation | Semi-conductor integrated circuit device having an external memory and a test method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0727011B2 (ja) | 1995-03-29 |
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