JPS59167764A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS59167764A JPS59167764A JP58041176A JP4117683A JPS59167764A JP S59167764 A JPS59167764 A JP S59167764A JP 58041176 A JP58041176 A JP 58041176A JP 4117683 A JP4117683 A JP 4117683A JP S59167764 A JPS59167764 A JP S59167764A
- Authority
- JP
- Japan
- Prior art keywords
- data processing
- bus
- processing device
- type
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置における記憶装置〜のメモリア
クセス方式に関し、特にメモリアクセスバスを動的に切
替えるように構成したメモリアクセス方式の改良に関す
る。
クセス方式に関し、特にメモリアクセスバスを動的に切
替えるように構成したメモリアクセス方式の改良に関す
る。
（従来技術）
従来、複数個のデータ処理装置により共有された記憶装
置は、第１図に示すように複数個のデータ処理装置と共
にバスに接続されていた。すなわち、第１図において第
１〜第３のデータ処理装置１．４．５からそれぞれのデ
ータ処理装置へのアクセスパス６，８．９と、バス３と
、記憶装＠２へのアクセスバスＴとを経由して記憶装置
２がアクセスされていた。しかし、第１のデータ処理装
Ｍ１が記憶装置２に格納されていた命令を実行し、他の
第２および第３のデータ処理装置４．５を制御する場合
には、記憶装置２に対するアクセス回数のうち、第１の
データ処理’ＩＡ＋１１によるアクセス回数が大半を占
めるようになり、バス３を介して行うアクセスに要する
時間が長くなってしまうと旨う欠点があった。
置は、第１図に示すように複数個のデータ処理装置と共
にバスに接続されていた。すなわち、第１図において第
１〜第３のデータ処理装置１．４．５からそれぞれのデ
ータ処理装置へのアクセスパス６，８．９と、バス３と
、記憶装＠２へのアクセスバスＴとを経由して記憶装置
２がアクセスされていた。しかし、第１のデータ処理装
Ｍ１が記憶装置２に格納されていた命令を実行し、他の
第２および第３のデータ処理装置４．５を制御する場合
には、記憶装置２に対するアクセス回数のうち、第１の
データ処理’ＩＡ＋１１によるアクセス回数が大半を占
めるようになり、バス３を介して行うアクセスに要する
時間が長くなってしまうと旨う欠点があった。
一方、第１図のメモリアクセス方式を改良した第２図の
方式では、データ処理装置１から記憶装置２へのアクセ
スはバーＩＨ３を介きずに直接バス１０から行い、他の
第２および第３のデータ処理装置４，５からはバス３を
介して行うことができる。このようにアクセスパス８，
９．１１七直！パス１０とを使用して記憶装置２をアク
セスすることによりデータ処理装（ｉｆ？ １から記憶
装置２へのアクセスを高速にすることができる、しかし
、第２図のシステム構成においてシヌテムの機能試駆を
行うときにはデータ処理装置１が記憶装置２に格納しで
ある試験プログラムを実行し、小さい範囲から除々に大
きい範囲までを試験する方法が最善である。すなわち、
データ処理装置１および記憶装置２の試験からバス３の
試験を行い、続いて第２および第３のデータ処理装置４
，５の順で試験を行う方法が最善の方法である。しかし
、アクセスパス１１から記憶装置２へのアクセスを行う
という第１のデータ処理装＠１の試験が第２および第３
のデータ処理装＠４，５と使用しなければならないとい
う欠点を有していた。
方式では、データ処理装置１から記憶装置２へのアクセ
スはバーＩＨ３を介きずに直接バス１０から行い、他の
第２および第３のデータ処理装置４，５からはバス３を
介して行うことができる。このようにアクセスパス８，
９．１１七直！パス１０とを使用して記憶装置２をアク
セスすることによりデータ処理装（ｉｆ？ １から記憶
装置２へのアクセスを高速にすることができる、しかし
、第２図のシステム構成においてシヌテムの機能試駆を
行うときにはデータ処理装置１が記憶装置２に格納しで
ある試験プログラムを実行し、小さい範囲から除々に大
きい範囲までを試験する方法が最善である。すなわち、
データ処理装置１および記憶装置２の試験からバス３の
試験を行い、続いて第２および第３のデータ処理装置４
，５の順で試験を行う方法が最善の方法である。しかし
、アクセスパス１１から記憶装置２へのアクセスを行う
という第１のデータ処理装＠１の試験が第２および第３
のデータ処理装＠４，５と使用しなければならないとい
う欠点を有していた。
（発明の目的）
本発明の目的は、第１の種類のデータ処理装置からのア
クセスパスと、バスと、第１の種類のデータ処理装置へ
のアクセスパスとを使用して記憶装置をアクセスする手
段を有し、第２の種類のデータ処理装置を使用しなくて
も第２の種類のデータ処理装置から記憶装置へ通ずるア
クセスパスを単独に試験できるようにして上記欠点を除
去し、試験法を簡略したメモリアクセス方式を提供する
ことにある。
クセスパスと、バスと、第１の種類のデータ処理装置へ
のアクセスパスとを使用して記憶装置をアクセスする手
段を有し、第２の種類のデータ処理装置を使用しなくて
も第２の種類のデータ処理装置から記憶装置へ通ずるア
クセスパスを単独に試験できるようにして上記欠点を除
去し、試験法を簡略したメモリアクセス方式を提供する
ことにある。
（発明の構成）
本発明によるメモリアクセス方式Ｆｉ第１および第２の
種類のデータ処理装置と、バスと、記憶装置とを具備し
て実現したものである。
種類のデータ処理装置と、バスと、記憶装置とを具備し
て実現したものである。
第１の種類のデータ処理装置Ｆｉ直接アクセスを行うた
めの第１のバスと９間接アクセスを行うための第２のバ
スとを備えていて、第２のｆｉｌｆａのデータ処理装置
に対してコマンドを送出してこれを制御するためのもの
である。
めの第１のバスと９間接アクセスを行うための第２のバ
スとを備えていて、第２のｆｉｌｆａのデータ処理装置
に対してコマンドを送出してこれを制御するためのもの
である。
第２の種類のデータ処理装置は１台以上から成立ち、そ
れぞれバスに接続してあって、第１の種りのデータ処理
装置により制御されている。
れぞれバスに接続してあって、第１の種りのデータ処理
装置により制御されている。
バスｔｒｉ第１および第２の種類のデータ処理装置を共
通接続するためのものである。
通接続するためのものである。
記憶装置はプログラムやデータなどを格納し、第１の種
類のデータ処理装置からバスを介さずに第Ｉのバスによ
ジアクセスされ、第２の種類のデータ処理装置からバス
を介して第１および第２のバスによりアクセスされるも
のである。
類のデータ処理装置からバスを介さずに第Ｉのバスによ
ジアクセスされ、第２の種類のデータ処理装置からバス
を介して第１および第２のバスによりアクセスされるも
のである。
本発明によるメモリアクセス方式でｔ−Ｓ、記憶装置に
対して第１のバスにより接続した第１の種類のデータ処
理装置によυ実行される命令により、第１の種類のデー
タ処理装置が第２の種類のデータ処理装置を制御して命
令の取出し、データの読出し、書込みなどを行うに際し
て、バスを介さずに第１のバスから第２のバスを含むバ
スへの切替え、あるいはこの逆の切替えを行うことがで
きるように構成したものである。。
対して第１のバスにより接続した第１の種類のデータ処
理装置によυ実行される命令により、第１の種類のデー
タ処理装置が第２の種類のデータ処理装置を制御して命
令の取出し、データの読出し、書込みなどを行うに際し
て、バスを介さずに第１のバスから第２のバスを含むバ
スへの切替え、あるいはこの逆の切替えを行うことがで
きるように構成したものである。。
（実施例）
次に本発明について図面を参照して詳細に説明する。
第３図において、記憶装置２に接続された第１の種類デ
〜り処理装置１はデータ制御機能と演算機能とを実行す
るためのプロセサ部２０と、プロセサ部２Ｄからの行先
情報を受付け、コマンドの行先が記憶装置２であるか、
あるいはバス３を介して他の装置に送出されるものであ
るかを判断するためのコマンド解読部２１と、バス３を
介して他の装置をアクセスするための能動ポート２４と
。
〜り処理装置１はデータ制御機能と演算機能とを実行す
るためのプロセサ部２０と、プロセサ部２Ｄからの行先
情報を受付け、コマンドの行先が記憶装置２であるか、
あるいはバス３を介して他の装置に送出されるものであ
るかを判断するためのコマンド解読部２１と、バス３を
介して他の装置をアクセスするための能動ポート２４と
。
他の装置からバス３を介してアクセスされる受動ボート
２５と、記憶袋ｆｆ１２′ｆ：アクセスするためのメモ
リポート２３と、プロセサ部２０からと受動ポート２５
からとの記憶装置２へのアクセスに対して優先度を与え
、メモリポート２３をアクセスするだめの優先度回路部
２２とから構成されて・いる。
２５と、記憶袋ｆｆ１２′ｆ：アクセスするためのメモ
リポート２３と、プロセサ部２０からと受動ポート２５
からとの記憶装置２へのアクセスに対して優先度を与え
、メモリポート２３をアクセスするだめの優先度回路部
２２とから構成されて・いる。
上記の構成の第１の種類のデータ処理装置１では、記憶
装置２に対する命令の７エツチ、データの読出しや書込
みなどの場合に、プロセサ部２０より受けとる行先情報
が記憶袋＠２のものであることを判別し、コマンド解読
部２１と、優先度回路部２２と、メモリポート２３とを
介して記憶装置２をアクセスする。また、記憶装置２以
外へのアクセス、例えば第２の種類のデータ処理装置４
に対する制御コマンドのアクセスは、コマンド解読部２
１で行先情報が記憶装置２のものでは々いことを判別し
、プロセサ部２０よジ第２の種類のデータ処理袋＠４に
個有の行先表示情報を受付け、コマンドと行先表示とを
能動ポート２４を介してバス３へ送出し、これによって
アクセスする。これにより行先表示にしたがってバス３
から第２の種類のデータ処理装置４へ上記コマンドをわ
たす。
装置２に対する命令の７エツチ、データの読出しや書込
みなどの場合に、プロセサ部２０より受けとる行先情報
が記憶袋＠２のものであることを判別し、コマンド解読
部２１と、優先度回路部２２と、メモリポート２３とを
介して記憶装置２をアクセスする。また、記憶装置２以
外へのアクセス、例えば第２の種類のデータ処理装置４
に対する制御コマンドのアクセスは、コマンド解読部２
１で行先情報が記憶装置２のものでは々いことを判別し
、プロセサ部２０よジ第２の種類のデータ処理袋＠４に
個有の行先表示情報を受付け、コマンドと行先表示とを
能動ポート２４を介してバス３へ送出し、これによって
アクセスする。これにより行先表示にしたがってバス３
から第２の種類のデータ処理装置４へ上記コマンドをわ
たす。
また、第２の種類のデータ処理装置４から記憶装置２へ
のメモリ読出しアクセスが送出された場合には、バス３
を介してメモリデータの返送表示情報とコマンドとを第
２の種類のデータ処理装置４の受動ボート２５へわたす
。上記コマンドにより優先度回路部２２と、メモリポー
ト２３とを介して記憶装置２がアクセスされ、読出され
たデータはメモリポート２３と、優先度回路部２２と、
受動ボート２５とを介して上記返送表示情報と共にバス
３へわたされる。そこで、バス３は返送表示情報にした
がってデータをデータ処理装置４へわたす。
のメモリ読出しアクセスが送出された場合には、バス３
を介してメモリデータの返送表示情報とコマンドとを第
２の種類のデータ処理装置４の受動ボート２５へわたす
。上記コマンドにより優先度回路部２２と、メモリポー
ト２３とを介して記憶装置２がアクセスされ、読出され
たデータはメモリポート２３と、優先度回路部２２と、
受動ボート２５とを介して上記返送表示情報と共にバス
３へわたされる。そこで、バス３は返送表示情報にした
がってデータをデータ処理装置４へわたす。
上記の動作に対して、第１の種類のデータ処理装置１を
含むシステムの機能試験は、第１の種類のデータ処理袋
＠１により記憶袋＠２に格納しである機能試験プログラ
ムを実行し、小さい範囲から大きい範囲に至るまでを試
験する方法が最善である。すなわち、第１の種類のデー
タ処理装置１および記憶装置２の試験から始まり、次に
バス３゜バス３に接続ジれた第２の種類のデータ処理装
置４の順で試験を行う方法が最善の方法である。
含むシステムの機能試験は、第１の種類のデータ処理袋
＠１により記憶袋＠２に格納しである機能試験プログラ
ムを実行し、小さい範囲から大きい範囲に至るまでを試
験する方法が最善である。すなわち、第１の種類のデー
タ処理装置１および記憶装置２の試験から始まり、次に
バス３゜バス３に接続ジれた第２の種類のデータ処理装
置４の順で試験を行う方法が最善の方法である。
しかし、第１の種類のデータ処理装置１の機能試験のう
ち、受動ボート２５の試験と優先度回路部２２の試験と
は第２の種類のデータ処理装置４およびバス３を動作さ
せないと試験できない。このため、第１の種類のデータ
処理装置１の受動ボート２５と優先度回路部２２とを除
く部分の試験が終了した後、未試験のバス３と、第２の
種類のデータ処理袋＠４とを使用し、受動ボート２５と
優先度回路部２２とを試験するという大きな範囲の試験
を一度に実施し２なければならなくなる。
ち、受動ボート２５の試験と優先度回路部２２の試験と
は第２の種類のデータ処理装置４およびバス３を動作さ
せないと試験できない。このため、第１の種類のデータ
処理装置１の受動ボート２５と優先度回路部２２とを除
く部分の試験が終了した後、未試験のバス３と、第２の
種類のデータ処理袋＠４とを使用し、受動ボート２５と
優先度回路部２２とを試験するという大きな範囲の試験
を一度に実施し２なければならなくなる。
第４図は、第３図に示したコマンド解読部２１の詳細な
ブロック図である。第４図において、５０はコマンドの
ルートであり、プロセサ部２０より能動ボート２４と優
先度回路部２２とに対してコマンドをわたすだめのもの
である。５１は行先情報のルートであり、プロセッサ部
２０より能動ボート２４と行先デコーダ４１とに対して
行先情報をわたすためのものである。行先情報が記憶装
置２へのアクセス情報である場合Ｌ／ｃ限って、行先デ
コーダ４１はその出力端子４５上の４８号を論理値１に
するためのデコーダでおる。本発明によらない場合には
、コマンド解読部２１の内部にテストモードフリップフ
ロップ４２と、テストモード出力信号線４４とが存在せ
ず、Ａ Ｎ Ｄ ／ Ｎ Ａ Ｎ Ｄ回路４３に対する
入力は行先デコーダ４ｊの出力端子４５上の信号のみが
存在することになる。一方、行先情報が記憶装置２への
アクセス情報である場合には、優先度回路部２２へのア
クセス信号はアクセス信号線４７上で論理値１となり、
能動ボート２４へのアクセス信号はアクセス信号線４６
上で論理値０となって優先度回路部２２へのアクセスが
行われる。逆に、行先情報が記憶装置２へのアク・セス
ではない場合には、行先デコーダ４１の出力端子４４上
の信号は論理値Ｏとなり、優先度回路部２２へのアクセ
ス信号がアクセス信号線４７上で論理値Ｏとなる。そこ
で、能動ホート２４へのアクセス信号がアクセス信号線
４６上で論理値１と々す、能動ボート２４へのアクセス
が行われる。これによってルート５０とルート５１とを
介してそれぞれ受付けられたコマンドと行先情報とによ
り能動ボート２４にバス３を介してバス３に、接続され
た装置をアクセスする。
ブロック図である。第４図において、５０はコマンドの
ルートであり、プロセサ部２０より能動ボート２４と優
先度回路部２２とに対してコマンドをわたすだめのもの
である。５１は行先情報のルートであり、プロセッサ部
２０より能動ボート２４と行先デコーダ４１とに対して
行先情報をわたすためのものである。行先情報が記憶装
置２へのアクセス情報である場合Ｌ／ｃ限って、行先デ
コーダ４１はその出力端子４５上の４８号を論理値１に
するためのデコーダでおる。本発明によらない場合には
、コマンド解読部２１の内部にテストモードフリップフ
ロップ４２と、テストモード出力信号線４４とが存在せ
ず、Ａ Ｎ Ｄ ／ Ｎ Ａ Ｎ Ｄ回路４３に対する
入力は行先デコーダ４ｊの出力端子４５上の信号のみが
存在することになる。一方、行先情報が記憶装置２への
アクセス情報である場合には、優先度回路部２２へのア
クセス信号はアクセス信号線４７上で論理値１となり、
能動ボート２４へのアクセス信号はアクセス信号線４６
上で論理値０となって優先度回路部２２へのアクセスが
行われる。逆に、行先情報が記憶装置２へのアク・セス
ではない場合には、行先デコーダ４１の出力端子４４上
の信号は論理値Ｏとなり、優先度回路部２２へのアクセ
ス信号がアクセス信号線４７上で論理値Ｏとなる。そこ
で、能動ホート２４へのアクセス信号がアクセス信号線
４６上で論理値１と々す、能動ボート２４へのアクセス
が行われる。これによってルート５０とルート５１とを
介してそれぞれ受付けられたコマンドと行先情報とによ
り能動ボート２４にバス３を介してバス３に、接続され
た装置をアクセスする。
次に、本発明によるコマンドＭ読部２１の動作は次のよ
うに説明される。第４図においては、データ処理装置に
より実行される命令によりセットしたり１、あるいはリ
セットしたりすることが可能であるテストモードフリッ
プフロップ４２を追加し、ＡＮＤ／ＮＡＮＤ回路４３の
入力を行先デコーダ出力端子４５とテストモード出力端
子４４とに与える、これにより、テストモードフリップ
フロップ４２がリセットされていれば、テストモード出
力端子４４−ヒのイ菖号は論理値１となる。これはテス
トモードフリップフロップ４２が存在しない場合の動作
と同様であ夛、テストモードフリップフロップ４２がセ
ットされていればテストモード出力端子４４上の信号は
論理値０となる。このとき、ＡＮＤ／ＮＡＮＤ回路４３
の出力は行先デコーダ４１の出力端子４５の出力の論理
値にＶｉ無関係であシ、優先度回路部２２へのアクセス
信号線４７上の信号は論理値０とがって、能動ボート２
４へのアクセス信号４６が論理値ＩＫ固定されその結果
として記憶装置２へのアクセスがバス３を介して受動ボ
ート２５から行われることになる。
うに説明される。第４図においては、データ処理装置に
より実行される命令によりセットしたり１、あるいはリ
セットしたりすることが可能であるテストモードフリッ
プフロップ４２を追加し、ＡＮＤ／ＮＡＮＤ回路４３の
入力を行先デコーダ出力端子４５とテストモード出力端
子４４とに与える、これにより、テストモードフリップ
フロップ４２がリセットされていれば、テストモード出
力端子４４−ヒのイ菖号は論理値１となる。これはテス
トモードフリップフロップ４２が存在しない場合の動作
と同様であ夛、テストモードフリップフロップ４２がセ
ットされていればテストモード出力端子４４上の信号は
論理値０となる。このとき、ＡＮＤ／ＮＡＮＤ回路４３
の出力は行先デコーダ４１の出力端子４５の出力の論理
値にＶｉ無関係であシ、優先度回路部２２へのアクセス
信号線４７上の信号は論理値０とがって、能動ボート２
４へのアクセス信号４６が論理値ＩＫ固定されその結果
として記憶装置２へのアクセスがバス３を介して受動ボ
ート２５から行われることになる。
上記ｑように、データ処理によって実行される命令によ
シテストモードフリップフロツプ４２をセットしたりリ
キッドしたりする手段を設け、これによｐテストモード
フリップ７０ツブ４２をセットすることにより、第１の
種類のデータ処理装置１から記憶装置２に対するメモリ
アクセス動作は能動ボート２４．と、バス３と、受動ボ
ート２５とを介して実行されるようになる。したがって
、本発明によれば上記の第１の種類のデータ処理装置１
の機能試験のうち、受動ボート２５と優先度回路部２２
との試験は未試験の第２の種類のデータ処理装置４を使
用しなくても試験済の第１の種類のデータ処理装置１に
より行うことができる、このようにして試験された受動
ボート２５と、優先度回路部２２と、記憶装置２とを使
用し、第２の種題のデータ処理装置４の試験を行うこと
ができるので、これにより未試験の範囲を小さくするこ
とができるわけである。
シテストモードフリップフロツプ４２をセットしたりリ
キッドしたりする手段を設け、これによｐテストモード
フリップ７０ツブ４２をセットすることにより、第１の
種類のデータ処理装置１から記憶装置２に対するメモリ
アクセス動作は能動ボート２４．と、バス３と、受動ボ
ート２５とを介して実行されるようになる。したがって
、本発明によれば上記の第１の種類のデータ処理装置１
の機能試験のうち、受動ボート２５と優先度回路部２２
との試験は未試験の第２の種類のデータ処理装置４を使
用しなくても試験済の第１の種類のデータ処理装置１に
より行うことができる、このようにして試験された受動
ボート２５と、優先度回路部２２と、記憶装置２とを使
用し、第２の種題のデータ処理装置４の試験を行うこと
ができるので、これにより未試験の範囲を小さくするこ
とができるわけである。
（発明の効果）
以上説明したように、本発明Ｉｒｉ第１の種類のデータ
処理装置からのアクセスバスと、バスト、第１の種類の
データ処理装置へのアクセスパスとを使用して記憶装置
をアクセスする手段を有し、第２の種類のデータ処理装
置を使用しなくても、第２の種類のデータ処理装置から
記憶装置へ通ずるアクセスパスを単独に試験できるよう
に構成することによりメモリアクセスをきわめて容易に
行うことができ、これにより運用性が向上するという効
果がある。
処理装置からのアクセスバスと、バスト、第１の種類の
データ処理装置へのアクセスパスとを使用して記憶装置
をアクセスする手段を有し、第２の種類のデータ処理装
置を使用しなくても、第２の種類のデータ処理装置から
記憶装置へ通ずるアクセスパスを単独に試験できるよう
に構成することによりメモリアクセスをきわめて容易に
行うことができ、これにより運用性が向上するという効
果がある。
第１図は、従来の方式によるデータ処理システ第４磨け
、勇３図のコマンド′ｗｌρ部の一実施例の詳細ブロッ
ク図を示す。 １．４．５・・・データ処理装置 ２・・・・・・・記憶装置 ２０・・・・・・プロ七す部 ２１・・・ψ・・コマ〕／ド解読部 ２２・・・・・・優先度回路部 ２３＃・・・・−メモリボート ２４・・・・・・能動ボート ２５・・・・・・受動ボート ４１・・・・・・行先デコーダ ４２・・・テストモードフリップフロップ４３−・・・
・・ＡＮＤ／ＮＡＮＤ回路３ＩＩ・・曾・ｅ・バス ６〜１１．３０〜３４．４４〜４７，５０．５１・・・
・・・・・信号線 ス・１図 牙２図 才３図 訓′４図 １ ２４、口 ）
、勇３図のコマンド′ｗｌρ部の一実施例の詳細ブロッ
ク図を示す。 １．４．５・・・データ処理装置 ２・・・・・・・記憶装置 ２０・・・・・・プロ七す部 ２１・・・ψ・・コマ〕／ド解読部 ２２・・・・・・優先度回路部 ２３＃・・・・−メモリボート ２４・・・・・・能動ボート ２５・・・・・・受動ボート ４１・・・・・・行先デコーダ ４２・・・テストモードフリップフロップ４３−・・・
・・ＡＮＤ／ＮＡＮＤ回路３ＩＩ・・曾・ｅ・バス ６〜１１．３０〜３４．４４〜４７，５０．５１・・・
・・・・・信号線 ス・１図 牙２図 才３図 訓′４図 １ ２４、口 ）
Claims (1)
- 【特許請求の範囲】 直接アクセスを行うための第１のバスと間接アクセスを
行うだめの第２のバスとを備えコマンドを送出して他を
制御するための１台の第１０種頽のデータ処理装置と、
前記第、１の種類のデータ処理装置により制御される１
台以上の第２の種類のデータ処理装置と、前記第１およ
び第２の種類のデータ処理装置を共通に接続するための
バスと。 プログラムやデータなどを格納し、前記第１の種類のデ
ータ処理装置からは前記バスを介さずに前記第１のバス
によシアクセスされ、前記第２の種類のデータ処理装置
からは前記バスを介して前記第１および第２のバスによ
シアクセスされることにより前記プログラムや前記デー
タなどを読出し／書込むための記憶装置とを具備して実
現し、前丙−己憶装買に対して前記第１のバスにより接
続した前記第１の種類のデータ処理装置において実行さ
れる命令により、前記第１の種類のデータ処理装置が前
記第２の種類のデータ処理装置を使って命令の殿出し、
データの読出し、ならびに書込み彦どを行うに際して、
前記バスを介さず前記第１のバスから前記第２のバスを
含むバスへの切替え、おるいは前記切替えとけ逆の過程
による切替えを行うことができるように構成したことを
特徴とするメモ１）−アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041176A JPS59167764A (ja) | 1983-03-11 | 1983-03-11 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041176A JPS59167764A (ja) | 1983-03-11 | 1983-03-11 | メモリアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59167764A true JPS59167764A (ja) | 1984-09-21 |
| JPS645342B2 JPS645342B2 (ja) | 1989-01-30 |
Family
ID=12601116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58041176A Granted JPS59167764A (ja) | 1983-03-11 | 1983-03-11 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167764A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057415U (ja) * | 1991-07-15 | 1993-02-02 | タツタ電線株式会社 | 混練りロール用安全装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113639A (en) * | 1976-03-19 | 1977-09-22 | Nec Corp | Channel coupling device equipped with diagnostic fucntion |
-
1983
- 1983-03-11 JP JP58041176A patent/JPS59167764A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113639A (en) * | 1976-03-19 | 1977-09-22 | Nec Corp | Channel coupling device equipped with diagnostic fucntion |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS645342B2 (ja) | 1989-01-30 |
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