JPS58146083A

JPS58146083A - デ−タ記憶装置

Info

Publication number: JPS58146083A
Application number: JP2833982A
Authority: JP
Inventors: Takashi Yanagihara; 隆柳原
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-02-24
Filing date: 1982-02-24
Publication date: 1983-08-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、メモリと該メモリをアクセスする付加回路か
ら構成されたデータ記憶装置、特にランダム・アクセス
とアドレス履歴の記憶との切替えが可能なデータ記憶装
置の回路構造に関する。

従来、この種のデータ記憶装置として、メモリ・アドレ
スとしてはアドレス・バスとシーケンシャル・カウンタ
の出力とをセレクタで切替えるがメモリ・データとして
はデータ・バスのみを固定的に接続するという構成のデ
ータ記憶装置があった。この構成では同一のメモリを用
いてランダム・アクセスの機能とプログラムの動的解析
に利用可能なシーケンシャル・アクセス機能との２種類
の機能を実現することはできない。

本発明は、ランダム・アクセスの場合は、メモリ・アド
レスとしてアドレス・バスを使い、データとしてデータ
・バス上のデータをリードあるいはライトする機能と、
シーケンシャル・アクセスの場合は、メモリ・アドレス
として内蔵したシーケンシャル・カウンタの出力を使い
、データとしてアドレス・バスの値をライトする機能と
を切替えることができるようにしたデータ記憶装置を提
供することを目的とするものである。

この目的のために本発明は、メモリとシーケンシャル・
カウンタとセレクタと付加回路から構成され、信号線と
してアドレス・バスとデータ・バスと動作モードを切替
える制御信号線とを有するデータ記憶装置において、ア
ドレス・バスをメモリ・アドレスとしデータ・バスをメ
モリ・データとする動作モードと、シーケンシャル・カ
ウンタの出力をメモリ・アドレスとしアドレス・バスを
メモリ・ライト・データとする動作モードとを、制御信
号線上の信号により、メモリ・アドレスとジチアドレス
・バスとシーケンシャル・カウンタの出力のいずれか一
方を選択するセレクタと、メモリ・ライト・データとし
てデータ・ノくスとアドレス・バスのいずれか一方を選
択するセレクタとによって実行するようにしたものであ
る。

以下、本発明を、図面を参照しながら、実施例について
説明する。

動作モードの制御信号線１３をＩｌｌとすることにより
、セレクタ４は該セレクタのデータ人力２５と該セレク
タの出力２７とを接続するので、アドレス・バス１１が
メモリγのメモリ・アドレス入力３８となる。一方、セ
レクタ５は、信号１１′の場合に該セレクタのデータ人
力２９と該セレクタの出力３１とを接続するので、デー
タ・バス１０がメモリ７のメモリ・ライト・データ入力
３６となる。

また、ＡＮＤ回路６の入力３３も′１′となっているの
で、該ＡＮＤ回路の入力３４と出力３５とが論理的に同
値な信号となり、リード／ライトの制御信号線１４は、
メモ９丁のり一ド／ライトの制御人力３９とバス・ドラ
イバｌの制御人力２０とに論理的に同値な信号を供給す
る。したがって、メモリ７はメモリ・アドレスとしてア
ドレス・バス１１、メモリ・データとしてデータ・バス
ｌＯを、リード／ライトの制御入力として制御信号線１
４を用いたランダム・アクセスの動作を行う。

ところで、シーケンシャル・アクセスの場合は、動作モ
ードの制御信号線１３を１０′とすることにより、ジ−
ケンシャ）ｖ帝カウンタ３は該カウンタのカウント・ア
ップ人力２３が、％ＬＩから１０１へ変化することにな
りカウント・アップされる。また、セレクタ４は、制御
入力２８が信号１０′の場合に該セレクタのデータ人力
２６と該セレクタの出力２７とを接続するので、シーケ
ンシャル・カウンタ３の出力２４がメモリ７のメモリ・
アドレス入力３８となる。一方、セレクタ５は、制御人
力３ｚが信号１０１の場合に該セレクタのデータ人力３
０と該セレクタの出力３１とを接続するので、アドレス
・バス１１がメモリ７のメモリ・ライト・データ人力３
６となる。また、ＡＮＤ回路６の入力３３も１０′とな
っているので、該ＡＮＤ回路の出力３５）家、入力３４
と無関係に１０′となり、メモリ７のリード／ライトの
制御人力３９とノ（ス・ドライノ＜１の制御人力２０も
１０′となる。したがって、メモリ７は、メモリ・アド
レスとしてシーケンシャル・カウンタ３の出力２４、メ
モリ・データとしてアドレス・バス１１、リード／ライ
トの制御入力は常時ライトとなっているようなシーケン
シャル・アクセスの動作を行う。

以上の説明ではイネーブルの制御信号線１５を常時１１
′として扱ってきたが、実際にはメモリ・アクセスのサ
イクルだけ″ｌ′となり、他のサイクルでは１０′とな
るようなりロックが供給される。該制御信号は、メモリ
７のイネーブル制御人力４０と、ＡＮＤ回路８のゲート
を経由してバス・ドライバ１の制御入力２０に伝えられ
るので、メモリ・アクセスのサイクルだけメモリ７のデ
ータをリード／ライトすることができる。なお、シーケ
ンシャル・カウンタ３のリセット制御信号線１２は、該
カウンタをリセットするための信号線である。

次に第２図を参照して本発明の第２の実施例について説
明する。

第２図において、動作モードの制御信号線６３と６４を
″１′としておくと、データ記憶装置５０と５１は、第
１図で説明した装置であり、入出力１０〜１５は第１図
と同じ番号に対応しているが、データ・バス６２．！ニ
アドレス・バス６５と！Ｊ−１”／ライトの制御人力６
１の３者を組としたランダム・アクセスの動作をする。

一方、動作モードの制御信号線６３は常時１１′として
おき、他方の動作モードの制御信号線６４は、データ記
憶装置５０をメモリとして使用し、該メモリ中のプログ
ラムを実行する中央処理装置が、ジャンプ系の命令を実
行した場合の、次の命令の７エツチ・サイクルだけ１０
′とすると、データ記憶装置５１のイネーブルの制御信
号線１５は、６Ｒ回路５３、ＡＮＤ回路５４と５５の論
理で、アドレス・バス６５の最上位信号線を入力したデ
コーダ５２の化カフ２が″０′となっている場合でも１
１′となっている。７０はデコーダ５２の入力であり、
その化カフ１は入カフ０が１０１のときだけ１１ｍが出
力され、同じく化カフ２は入カフ０が％　ｘｌのときだ
け１１′が出力される。

したからで、前記フェッチ・サイクルでは、データ記憶
装置５０から次の命苓をリードする動作と、データ記憶
装置５１のシーケンシャル・カウンタ３をカウント・ア
ップしメモリ７に次の命令の格納アドレスをライトする
動作とが実行される。

ジャンプ系の命令を実行した場合のアドレス履歴がデー
タ記憶装置５１に記憶されていることとなり、プログラ
ムの動的な解析に有効である。

本発明は以上説明したように、メモリをアクセスする付
加装置を構成することにより、同一のメモリを用いて従
来のランダム・アクセスの機能と、プログラムの動的解
析に利用可能な新しいシーケンシャル・アクセス機能と
いう相異なる２種類の機能を実現できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明のデータ記憶装置の全体構成を示す回路
図、第２図は本発明の実施例を示す回路図である。１．２・−・バス番ドライバ、３・・・シーケンシャル・カウンタ、４．５・・・セレクタ、６．８・・・ＡＮＤ回路、７・
・・メモリ、ｌＯ・・・データ・バス、１１・・・アド
レス・バス、１２・・・リセット制御信号線、１３・・
・動作モードの制御信号線、１４・・・リード／ライトの制御信号線、１５・・・イ
ネーブルの制御信号線、５０．５１・・・データ記憶装置、５２・・・デコーダ
、５３・・・６Ｒ回路、５４．５５・・・ＡＮＤ回路、
６０・・・リセット入力、６１・・・リード／ライトの制御信号線、６２・・・デ
ータ・バス、６３．６４・・・動作モードの制御信号線、６５・・・
アドレス履歴ス。代理人　弁理士　染　川　利　吉第１図

Claims

【特許請求の範囲】

メモリとシーケンシャル・カウンタとセレクタと付加回
路から構成され、信号線としてアドレス・バスとデータ
・バスと動作モードを切替える制御信号線とを有するデ
ータ記憶装置において、アドレス・バスをメモリ・アド
レスとしデータ・バスをメモリ・データとする動作モー
ドと、シーケンシャル・カウンタの出力をメモリ・アド
レスとしアドレス・バスをメモリ・ライト・データとす
る動作モードとを、制御信号線上の信号により、メモリ
・アドレスとしてアドレス・バスとシーケンシャル・カ
ウンタの出力のいずれか一方を選択するセレクタと、メ
モリ・ライト・データとしてデータφバスとアドレス・
バスのいずれか一方を選択するセレクタとによって実行
するようにしたことを特徴とするデータ記憶装置。