JPS60247739A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS60247739A JPS60247739A JP59105181A JP10518184A JPS60247739A JP S60247739 A JPS60247739 A JP S60247739A JP 59105181 A JP59105181 A JP 59105181A JP 10518184 A JP10518184 A JP 10518184A JP S60247739 A JPS60247739 A JP S60247739A
- Authority
- JP
- Japan
- Prior art keywords
- rams
- tpm7
- ram
- microinstructions
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は内部RAMの使用形態をマイクロ制御によって
ダイナミックに変更できるマイクロプログラム制御装置
に関する。
ダイナミックに変更できるマイクロプログラム制御装置
に関する。
(従来技術)
従来、マイクロプロセッサ内のRAM使用形態において
、複数ポー)RAMとするか、シングル会ボートRAM
とするかは、ハードウェア的に固定されており、マイク
ロ命令によってダイナミックに切換えることは不可能で
あった。また、このRAM構造によるレジスタ・ファイ
ルを2セット持ちモードに従ってレジスタファイルを切
換えるマイクロプロセッサが存在するが、これは単にレ
ジスタファイルの何れを使用するかを切換えるのみであ
り、アクセス可能ボート数をマイクロ命令にてダイナミ
ックに切換えることはできなかった。
、複数ポー)RAMとするか、シングル会ボートRAM
とするかは、ハードウェア的に固定されており、マイク
ロ命令によってダイナミックに切換えることは不可能で
あった。また、このRAM構造によるレジスタ・ファイ
ルを2セット持ちモードに従ってレジスタファイルを切
換えるマイクロプロセッサが存在するが、これは単にレ
ジスタファイルの何れを使用するかを切換えるのみであ
り、アクセス可能ボート数をマイクロ命令にてダイナミ
ックに切換えることはできなかった。
(発明の目的)
本発明の目的は、このような間順点を解決し。
複数の内部RAMを動作モードに従って複数ボー)RA
Mとして使用するか又は各々のRAMを独立に動作させ
て容量を複数倍にして使用するかをマイクロ命令にてダ
イナミックに切換えることにヨリ、複数のマイクロ命令
のインタブリート機能を同一システムにて実現し、かつ
各マクロ命令の性能向上を実現したマイクロプログラム
制御装置を提供することにある。
Mとして使用するか又は各々のRAMを独立に動作させ
て容量を複数倍にして使用するかをマイクロ命令にてダ
イナミックに切換えることにヨリ、複数のマイクロ命令
のインタブリート機能を同一システムにて実現し、かつ
各マクロ命令の性能向上を実現したマイクロプログラム
制御装置を提供することにある。
(発明の構成)
本発明のマイクロプログラム制御装置の構成は複数の内
部RAMと、これら各RAMに対応する複数の出力ラッ
チと、これら出力ラッチからの出力を第1のデータバス
を介して入力して所定演算を行いこの演算結果を第2の
データバスを介して少くとも前記RAMのいずれかに供
給する演算回路と、マイクロ命令をデコードして前記R
AMに指令を与えるマイクロデコーダと、前記マイクロ
命令によってセットリセットされ、前記几AMのアクセ
スされる状態の使用モードを設定する状態設定手段とを
備え、前記RAMの使用モードをマイクロプログラムに
よって選択することを特徴とする。
部RAMと、これら各RAMに対応する複数の出力ラッ
チと、これら出力ラッチからの出力を第1のデータバス
を介して入力して所定演算を行いこの演算結果を第2の
データバスを介して少くとも前記RAMのいずれかに供
給する演算回路と、マイクロ命令をデコードして前記R
AMに指令を与えるマイクロデコーダと、前記マイクロ
命令によってセットリセットされ、前記几AMのアクセ
スされる状態の使用モードを設定する状態設定手段とを
備え、前記RAMの使用モードをマイクロプログラムに
よって選択することを特徴とする。
(実施例)
次に図面によって本発明の詳細な説明する。
第1図は本発明の一実施例のブロック図である。
本実施例は、レジスタファイルとして使用する2セツト
のR,AMI、2と、各RAM1,2の出力ラノチ3,
4と、演算回路5(以下ALUという)と、マイクロ命
令を格納するレジスタ6(以下MIRという)と、RA
Mのボート数切換用のモードンリップンロップ7(以下
TPMという)、マイクロ命令とTPM?その他の情報
によって各部の制御信号(12〜16)を発生させるマ
イクロデコーダ8と、各部を連結する3本のバス9〜1
1とにより構成される。TPM7は、MIR6がらのマ
イクロ命令をマイクロデコーダ8によってデコードした
セット、リセット信号12.13によって[oJ 、
riJを設定される。
のR,AMI、2と、各RAM1,2の出力ラノチ3,
4と、演算回路5(以下ALUという)と、マイクロ命
令を格納するレジスタ6(以下MIRという)と、RA
Mのボート数切換用のモードンリップンロップ7(以下
TPMという)、マイクロ命令とTPM?その他の情報
によって各部の制御信号(12〜16)を発生させるマ
イクロデコーダ8と、各部を連結する3本のバス9〜1
1とにより構成される。TPM7は、MIR6がらのマ
イクロ命令をマイクロデコーダ8によってデコードした
セット、リセット信号12.13によって[oJ 、
riJを設定される。
RAMI 、 RAM2は、TPM7がノンアクティブ
(TPM=0;不活慟の時、マイクロデコーダ8からの
アクセス制御信号14.15によって各々独立したRA
MI、2として各出力ラッチ3,4を通してバス10.
11にその出力が誘、み出され、ALU5で演算される
。この演算実行後バス9を介して何れか一方のRAMの
みに書き込まれる。一方。
(TPM=0;不活慟の時、マイクロデコーダ8からの
アクセス制御信号14.15によって各々独立したRA
MI、2として各出力ラッチ3,4を通してバス10.
11にその出力が誘、み出され、ALU5で演算される
。この演算実行後バス9を介して何れか一方のRAMの
みに書き込まれる。一方。
TPM7がアクティブ(TPM=1;活性)の時、RA
M1.RAM2に異なるアドレスを指定し、同時にバス
10.11へ読み出し、A L U 5での演算結果は
何れか一方のアドレスを使用して、バス9からRAMI
、RAM2に同一データが整紗される。
M1.RAM2に異なるアドレスを指定し、同時にバス
10.11へ読み出し、A L U 5での演算結果は
何れか一方のアドレスを使用して、バス9からRAMI
、RAM2に同一データが整紗される。
この2通りのRA M使用形態は、MI几6内のソース
レジスク及びアキュームレータ指定フィールドとTPM
7の情報を用い℃、マイクロデコーダ8によって決定さ
れる。
レジスク及びアキュームレータ指定フィールドとTPM
7の情報を用い℃、マイクロデコーダ8によって決定さ
れる。
更に、TPM7はマイクロ命令にてセットリセット可能
な7リツプンロツプとすることにより、動作モードに従
ってマイクロ命令によってTPM7を切換え、2ボ一ト
RAMとしての使用形態(TPM=1)とシングルボー
ト几AMとしての使用形態(TPM=0)とをダイナミ
ックに変更することが可能となる。
な7リツプンロツプとすることにより、動作モードに従
ってマイクロ命令によってTPM7を切換え、2ボ一ト
RAMとしての使用形態(TPM=1)とシングルボー
ト几AMとしての使用形態(TPM=0)とをダイナミ
ックに変更することが可能となる。
この様な構成を有することにより、複数のマクロ命令を
マイクロ命令にてインタブリートするシステムに於いて
、各々マクロ命令の構造に従ってTPM7をダイナミッ
クに切換えて各マクロ命令の性能向上を実現することが
できる。
マイクロ命令にてインタブリートするシステムに於いて
、各々マクロ命令の構造に従ってTPM7をダイナミッ
クに切換えて各マクロ命令の性能向上を実現することが
できる。
(発明の効果)
本発明は、以上説明したように、マイクロ制御にて複数
の内部RA Mの使用モードをダイナミックに切換え、
複数ポー)RAMとして使用するか容量を複数倍にして
使用するかを選択できるのでマクロ命令の性能向上を実
現する効果がある。
の内部RA Mの使用モードをダイナミックに切換え、
複数ポー)RAMとして使用するか容量を複数倍にして
使用するかを選択できるのでマクロ命令の性能向上を実
現する効果がある。
第1図は本発明の一実施例を示すブロック図である。図
において 1.2・・・・・・RAM、3.4・・・・・・各RA
MI、2の出力ラッチ、5・・・・・・演算回975
(ALU )、6・・・マイクロ命令レジスタ(MIR
)、?・・・・・・RAMポート切換切換クリップロッ
プ(TPM)、8・・・マイクロデコーダ、9,10,
11・・・・・・データ・バス% 12 e 13・・
・・・TPMセット・リセット信号%14,15・・・
・・・RAMz 、 RAM2のアクセス制御信号、1
6・・・・・・RAMI、RAM2のアドレス信号であ
る。
において 1.2・・・・・・RAM、3.4・・・・・・各RA
MI、2の出力ラッチ、5・・・・・・演算回975
(ALU )、6・・・マイクロ命令レジスタ(MIR
)、?・・・・・・RAMポート切換切換クリップロッ
プ(TPM)、8・・・マイクロデコーダ、9,10,
11・・・・・・データ・バス% 12 e 13・・
・・・TPMセット・リセット信号%14,15・・・
・・・RAMz 、 RAM2のアクセス制御信号、1
6・・・・・・RAMI、RAM2のアドレス信号であ
る。
Claims (1)
- 複数の内部RAMと、これら各RA Mに対応する複数
の出力ラッチと、これら出力ラッチからの出力を第1の
データバスを介して入力して所定演算を行いこの演算結
果を第2のデータバスを介して少くとも前記RAMのい
ずれかに供給する演算回路と、マイクロ命苓をデコード
して前記RAMに指令を与えるマイクロデコーダと、前
記マイクロ命令によってセットリセットされ前記各RA
Mのアクセスされる状態の使用モードを設定する状態設
定手段とを備え、前記各RAMの使用モードをマイクロ
プログラムによって選択することを特徴とするマイクロ
プログラム制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59105181A JPS60247739A (ja) | 1984-05-24 | 1984-05-24 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59105181A JPS60247739A (ja) | 1984-05-24 | 1984-05-24 | マイクロプログラム制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60247739A true JPS60247739A (ja) | 1985-12-07 |
JPH035617B2 JPH035617B2 (ja) | 1991-01-28 |
Family
ID=14400502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59105181A Granted JPS60247739A (ja) | 1984-05-24 | 1984-05-24 | マイクロプログラム制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60247739A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5276892A (en) * | 1987-02-24 | 1994-01-04 | Digital Equipment Corporation | Destination control logic for arithmetic and logic unit for digital data processor |
EP0418220B1 (en) * | 1987-02-24 | 1996-01-17 | Digital Equipment Corporation | Destination control logic for arithmetic and logic unit for digital data processor |
-
1984
- 1984-05-24 JP JP59105181A patent/JPS60247739A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5276892A (en) * | 1987-02-24 | 1994-01-04 | Digital Equipment Corporation | Destination control logic for arithmetic and logic unit for digital data processor |
EP0418220B1 (en) * | 1987-02-24 | 1996-01-17 | Digital Equipment Corporation | Destination control logic for arithmetic and logic unit for digital data processor |
Also Published As
Publication number | Publication date |
---|---|
JPH035617B2 (ja) | 1991-01-28 |
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