JPS60245060A - マイクロコンピユ−タ装置 - Google Patents
マイクロコンピユ−タ装置Info
- Publication number
- JPS60245060A JPS60245060A JP59100532A JP10053284A JPS60245060A JP S60245060 A JPS60245060 A JP S60245060A JP 59100532 A JP59100532 A JP 59100532A JP 10053284 A JP10053284 A JP 10053284A JP S60245060 A JPS60245060 A JP S60245060A
- Authority
- JP
- Japan
- Prior art keywords
- register
- memory
- bank
- address
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数のレジスタやI10ボートカtあっても
、CPU、6f%定なデータを出力するだけでそのデー
タに該当するレジスタあるいはI10ポートをCPU力
tアクセス可能とする状態のもとで常に同一アドレスに
割り付けると同時に、そのレジスタあるいはI10ポー
トを制御するためのプログラムを主記憶上にバンク切換
え可能としたマイクロコンピュータ装置に関する。
、CPU、6f%定なデータを出力するだけでそのデー
タに該当するレジスタあるいはI10ポートをCPU力
tアクセス可能とする状態のもとで常に同一アドレスに
割り付けると同時に、そのレジスタあるいはI10ポー
トを制御するためのプログラムを主記憶上にバンク切換
え可能としたマイクロコンピュータ装置に関する。
従来のマイクロコンピュータ装置では、レジ□スタやI
10ボートおよびそれらを制御するためのプログラムを
記憶したメモリをそれぞれ別々のアドレスに割り付けて
いるため、システム全体力を複雑となりソフトウェア開
発に時間力tかかるという問題力tあった。
10ボートおよびそれらを制御するためのプログラムを
記憶したメモリをそれぞれ別々のアドレスに割り付けて
いるため、システム全体力を複雑となりソフトウェア開
発に時間力tかかるという問題力tあった。
本発明の目的は、ハードウェアレジスタや■10ポート
のアクセスを常に同一手順で行うことを可能にすること
により、システムの使い勝手を向上させつるマイクロコ
ンピュータ装置を提供することにある。
のアクセスを常に同一手順で行うことを可能にすること
により、システムの使い勝手を向上させつるマイクロコ
ンピュータ装置を提供することにある。
上記目的を達成するために本発明においては、ハードウ
ェアレジスタあるいはI10ボートを同一アドレスにバ
ンク化して割り付け、また、それらのレジスタなどを制
御するためのプログラムを格納したメモリもバンク化し
て同一アドレスに割り付け、CPUが出力するデータに
よりレジスタと該当するメモリを同時にバンク切換えす
ることにより、CPUから見たレジスタおよびプログラ
ムの開始アドレスを常に同一にし、システムの使い勝手
の向上を可能にした。
ェアレジスタあるいはI10ボートを同一アドレスにバ
ンク化して割り付け、また、それらのレジスタなどを制
御するためのプログラムを格納したメモリもバンク化し
て同一アドレスに割り付け、CPUが出力するデータに
よりレジスタと該当するメモリを同時にバンク切換えす
ることにより、CPUから見たレジスタおよびプログラ
ムの開始アドレスを常に同一にし、システムの使い勝手
の向上を可能にした。
図は本発明の一実施例を示すブロック図で、2種のレジ
スタをアクセスする場合を示す。
スタをアクセスする場合を示す。
1はCPU、2は第2レジスタ、3は第2レジスタ、4
はアドレスデコーダ、5はCPUからのデータによりレ
ジスタおよびメモリをバンク切換えする回路、6は主記
憶メモリ、7は第ルジスタ2をアクセスするプログラム
を格納したバンクメモリ、8は同様に第2レジスタ3の
ためのバンクメモリ、9はメモリ7あるいは8のどちら
か力tバンク切換えされた場合、主記憶メモリ6の同一
アドレス上のメモリを非選択にする制御回路、10はデ
ータバス、11はアドレスバス、12はCPUIからの
アドレス情報によりバンク切換回路5を動作させるため
の信号、13は同様に第2レジスタ、2を選択する信号
、14は同様に第2レジスタ3を選択する信号、15は
第ルジスタ2とメモリ7をバンク切換えするための信号
、16は同様に第2レジスタ3とメモリ8のための信号
、17は制御回路9からのメモリアクセス禁止信号であ
る。
はアドレスデコーダ、5はCPUからのデータによりレ
ジスタおよびメモリをバンク切換えする回路、6は主記
憶メモリ、7は第ルジスタ2をアクセスするプログラム
を格納したバンクメモリ、8は同様に第2レジスタ3の
ためのバンクメモリ、9はメモリ7あるいは8のどちら
か力tバンク切換えされた場合、主記憶メモリ6の同一
アドレス上のメモリを非選択にする制御回路、10はデ
ータバス、11はアドレスバス、12はCPUIからの
アドレス情報によりバンク切換回路5を動作させるため
の信号、13は同様に第2レジスタ、2を選択する信号
、14は同様に第2レジスタ3を選択する信号、15は
第ルジスタ2とメモリ7をバンク切換えするための信号
、16は同様に第2レジスタ3とメモリ8のための信号
、17は制御回路9からのメモリアクセス禁止信号であ
る。
CPUIか第2レジスタ3をアクセスしようとする場合
、制御信号12力)もアクティブになるアドレスに特定
のデータを出力する。バンク切換回路5は制御信号12
によりバンク切換信号16をアクティブにし、第2レジ
スタ3とメモリ8をバンク切換えする。ここで、CPU
Iは処理アドレスをバンクメモリ8のアドレスに移し、
第2レジスタ3をアドレスデコーダ4を通じて制御信号
14によりアクセスする。このとき、主記憶メモリ6の
バンクメモリ8との同一アドレスは制御回路9によりア
クセス禁止にされ、バンクメモリ7はバンク切換信号1
5力tアクテイブでないためアクセス禁止にされる。
、制御信号12力)もアクティブになるアドレスに特定
のデータを出力する。バンク切換回路5は制御信号12
によりバンク切換信号16をアクティブにし、第2レジ
スタ3とメモリ8をバンク切換えする。ここで、CPU
Iは処理アドレスをバンクメモリ8のアドレスに移し、
第2レジスタ3をアドレスデコーダ4を通じて制御信号
14によりアクセスする。このとき、主記憶メモリ6の
バンクメモリ8との同一アドレスは制御回路9によりア
クセス禁止にされ、バンクメモリ7はバンク切換信号1
5力tアクテイブでないためアクセス禁止にされる。
以上説明したように、本発明によれば簡単な回路を付加
することにより、システム内の全てのハードウェアレジ
スタおよびI10ボートを同一アドレスに切換え可能で
あり、またそれらレジスタ等の制御プログラムも常に同
一アドレスから開始可能であるため、システムの使い勝
手カナ向上する。
することにより、システム内の全てのハードウェアレジ
スタおよびI10ボートを同一アドレスに切換え可能で
あり、またそれらレジスタ等の制御プログラムも常に同
一アドレスから開始可能であるため、システムの使い勝
手カナ向上する。
図は本発明の一実施例を示すブロック図である0
1・・・CPU 2・・・レジスタ
3・・・レジスタ 4・・・アドレスデコーダ5・・・
バンク切換え回路6・・・主記憶メモリ7・・・バンク
メモリ 8・・・バンクメモリ9・・・60制御回路
10・・・データバス11・・・アドレスバス 12・
・・5の制御信号13・・・2の制御信号 14・・・
3の制御信号15・・・バンク切換え信号 16・・・バンク切換え信号 17・・・アクセス禁止信号
バンク切換え回路6・・・主記憶メモリ7・・・バンク
メモリ 8・・・バンクメモリ9・・・60制御回路
10・・・データバス11・・・アドレスバス 12・
・・5の制御信号13・・・2の制御信号 14・・・
3の制御信号15・・・バンク切換え信号 16・・・バンク切換え信号 17・・・アクセス禁止信号
Claims (1)
- CPU(中央演算処理装置)の主記憶上あるいは工10
アドレス上にシステムを制御するためのハードウェアレ
ジスタや周辺装置を制御するためのI10ボートヲ複数
有するマイクロコンビエータ装置において、それぞれの
レジスタやI10ボートを制御するためのプログラムを
記憶したメモリを主記憶上の同一アドレス空間に並列に
バンク化してアドレス割り付けしておき、CPUから出
力されるデータによりレジスタあるいはI10ボートの
アドレスをアクセスすると同時にそのレジスタあるいは
I10ボートを制御するプログラムを記憶したメモリを
主記憶上にバンク切換えすることを特徴とするマイクロ
コンピュータ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59100532A JPS60245060A (ja) | 1984-05-21 | 1984-05-21 | マイクロコンピユ−タ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59100532A JPS60245060A (ja) | 1984-05-21 | 1984-05-21 | マイクロコンピユ−タ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60245060A true JPS60245060A (ja) | 1985-12-04 |
Family
ID=14276566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59100532A Pending JPS60245060A (ja) | 1984-05-21 | 1984-05-21 | マイクロコンピユ−タ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60245060A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63198141A (ja) * | 1987-02-13 | 1988-08-16 | Fujitsu Ltd | メモリバンク制御方式 |
-
1984
- 1984-05-21 JP JP59100532A patent/JPS60245060A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63198141A (ja) * | 1987-02-13 | 1988-08-16 | Fujitsu Ltd | メモリバンク制御方式 |
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