JPS60245060A - マイクロコンピユ−タ装置 - Google Patents
マイクロコンピユ−タ装置Info
- Publication number
- JPS60245060A JPS60245060A JP59100532A JP10053284A JPS60245060A JP S60245060 A JPS60245060 A JP S60245060A JP 59100532 A JP59100532 A JP 59100532A JP 10053284 A JP10053284 A JP 10053284A JP S60245060 A JPS60245060 A JP S60245060A
- Authority
- JP
- Japan
- Prior art keywords
- register
- memory
- bank
- address
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数のレジスタやＩ１０ボートカｔあっても
、ＣＰＵ、６ｆ％定なデータを出力するだけでそのデー
タに該当するレジスタあるいはＩ１０ポートをＣＰＵ力
ｔアクセス可能とする状態のもとで常に同一アドレスに
割り付けると同時に、そのレジスタあるいはＩ１０ポー
トを制御するためのプログラムを主記憶上にバンク切換
え可能としたマイクロコンピュータ装置に関する。
、ＣＰＵ、６ｆ％定なデータを出力するだけでそのデー
タに該当するレジスタあるいはＩ１０ポートをＣＰＵ力
ｔアクセス可能とする状態のもとで常に同一アドレスに
割り付けると同時に、そのレジスタあるいはＩ１０ポー
トを制御するためのプログラムを主記憶上にバンク切換
え可能としたマイクロコンピュータ装置に関する。
従来のマイクロコンピュータ装置では、レジ□スタやＩ
１０ボートおよびそれらを制御するためのプログラムを
記憶したメモリをそれぞれ別々のアドレスに割り付けて
いるため、システム全体力を複雑となりソフトウェア開
発に時間力ｔかかるという問題力ｔあった。
１０ボートおよびそれらを制御するためのプログラムを
記憶したメモリをそれぞれ別々のアドレスに割り付けて
いるため、システム全体力を複雑となりソフトウェア開
発に時間力ｔかかるという問題力ｔあった。
本発明の目的は、ハードウェアレジスタや■１０ポート
のアクセスを常に同一手順で行うことを可能にすること
により、システムの使い勝手を向上させつるマイクロコ
ンピュータ装置を提供することにある。
のアクセスを常に同一手順で行うことを可能にすること
により、システムの使い勝手を向上させつるマイクロコ
ンピュータ装置を提供することにある。
上記目的を達成するために本発明においては、ハードウ
ェアレジスタあるいはＩ１０ボートを同一アドレスにバ
ンク化して割り付け、また、それらのレジスタなどを制
御するためのプログラムを格納したメモリもバンク化し
て同一アドレスに割り付け、ＣＰＵが出力するデータに
よりレジスタと該当するメモリを同時にバンク切換えす
ることにより、ＣＰＵから見たレジスタおよびプログラ
ムの開始アドレスを常に同一にし、システムの使い勝手
の向上を可能にした。
ェアレジスタあるいはＩ１０ボートを同一アドレスにバ
ンク化して割り付け、また、それらのレジスタなどを制
御するためのプログラムを格納したメモリもバンク化し
て同一アドレスに割り付け、ＣＰＵが出力するデータに
よりレジスタと該当するメモリを同時にバンク切換えす
ることにより、ＣＰＵから見たレジスタおよびプログラ
ムの開始アドレスを常に同一にし、システムの使い勝手
の向上を可能にした。
図は本発明の一実施例を示すブロック図で、２種のレジ
スタをアクセスする場合を示す。
スタをアクセスする場合を示す。
１はＣＰＵ、２は第２レジスタ、３は第２レジスタ、４
はアドレスデコーダ、５はＣＰＵからのデータによりレ
ジスタおよびメモリをバンク切換えする回路、６は主記
憶メモリ、７は第ルジスタ２をアクセスするプログラム
を格納したバンクメモリ、８は同様に第２レジスタ３の
ためのバンクメモリ、９はメモリ７あるいは８のどちら
か力ｔバンク切換えされた場合、主記憶メモリ６の同一
アドレス上のメモリを非選択にする制御回路、１０はデ
ータバス、１１はアドレスバス、１２はＣＰＵＩからの
アドレス情報によりバンク切換回路５を動作させるため
の信号、１３は同様に第２レジスタ、２を選択する信号
、１４は同様に第２レジスタ３を選択する信号、１５は
第ルジスタ２とメモリ７をバンク切換えするための信号
、１６は同様に第２レジスタ３とメモリ８のための信号
、１７は制御回路９からのメモリアクセス禁止信号であ
る。
はアドレスデコーダ、５はＣＰＵからのデータによりレ
ジスタおよびメモリをバンク切換えする回路、６は主記
憶メモリ、７は第ルジスタ２をアクセスするプログラム
を格納したバンクメモリ、８は同様に第２レジスタ３の
ためのバンクメモリ、９はメモリ７あるいは８のどちら
か力ｔバンク切換えされた場合、主記憶メモリ６の同一
アドレス上のメモリを非選択にする制御回路、１０はデ
ータバス、１１はアドレスバス、１２はＣＰＵＩからの
アドレス情報によりバンク切換回路５を動作させるため
の信号、１３は同様に第２レジスタ、２を選択する信号
、１４は同様に第２レジスタ３を選択する信号、１５は
第ルジスタ２とメモリ７をバンク切換えするための信号
、１６は同様に第２レジスタ３とメモリ８のための信号
、１７は制御回路９からのメモリアクセス禁止信号であ
る。
ＣＰＵＩか第２レジスタ３をアクセスしようとする場合
、制御信号１２力）もアクティブになるアドレスに特定
のデータを出力する。バンク切換回路５は制御信号１２
によりバンク切換信号１６をアクティブにし、第２レジ
スタ３とメモリ８をバンク切換えする。ここで、ＣＰＵ
Ｉは処理アドレスをバンクメモリ８のアドレスに移し、
第２レジスタ３をアドレスデコーダ４を通じて制御信号
１４によりアクセスする。このとき、主記憶メモリ６の
バンクメモリ８との同一アドレスは制御回路９によりア
クセス禁止にされ、バンクメモリ７はバンク切換信号１
５力ｔアクテイブでないためアクセス禁止にされる。
、制御信号１２力）もアクティブになるアドレスに特定
のデータを出力する。バンク切換回路５は制御信号１２
によりバンク切換信号１６をアクティブにし、第２レジ
スタ３とメモリ８をバンク切換えする。ここで、ＣＰＵ
Ｉは処理アドレスをバンクメモリ８のアドレスに移し、
第２レジスタ３をアドレスデコーダ４を通じて制御信号
１４によりアクセスする。このとき、主記憶メモリ６の
バンクメモリ８との同一アドレスは制御回路９によりア
クセス禁止にされ、バンクメモリ７はバンク切換信号１
５力ｔアクテイブでないためアクセス禁止にされる。
以上説明したように、本発明によれば簡単な回路を付加
することにより、システム内の全てのハードウェアレジ
スタおよびＩ１０ボートを同一アドレスに切換え可能で
あり、またそれらレジスタ等の制御プログラムも常に同
一アドレスから開始可能であるため、システムの使い勝
手カナ向上する。
することにより、システム内の全てのハードウェアレジ
スタおよびＩ１０ボートを同一アドレスに切換え可能で
あり、またそれらレジスタ等の制御プログラムも常に同
一アドレスから開始可能であるため、システムの使い勝
手カナ向上する。
図は本発明の一実施例を示すブロック図である０
１・・・ＣＰＵ ２・・・レジスタ
３・・・レジスタ ４・・・アドレスデコーダ５・・・
バンク切換え回路６・・・主記憶メモリ７・・・バンク
メモリ ８・・・バンクメモリ９・・・６０制御回路
１０・・・データバス１１・・・アドレスバス １２・
・・５の制御信号１３・・・２の制御信号 １４・・・
３の制御信号１５・・・バンク切換え信号 １６・・・バンク切換え信号 １７・・・アクセス禁止信号
バンク切換え回路６・・・主記憶メモリ７・・・バンク
メモリ ８・・・バンクメモリ９・・・６０制御回路
１０・・・データバス１１・・・アドレスバス １２・
・・５の制御信号１３・・・２の制御信号 １４・・・
３の制御信号１５・・・バンク切換え信号 １６・・・バンク切換え信号 １７・・・アクセス禁止信号
Claims (1)
- ＣＰＵ（中央演算処理装置）の主記憶上あるいは工１０
アドレス上にシステムを制御するためのハードウェアレ
ジスタや周辺装置を制御するためのＩ１０ボートヲ複数
有するマイクロコンビエータ装置において、それぞれの
レジスタやＩ１０ボートを制御するためのプログラムを
記憶したメモリを主記憶上の同一アドレス空間に並列に
バンク化してアドレス割り付けしておき、ＣＰＵから出
力されるデータによりレジスタあるいはＩ１０ボートの
アドレスをアクセスすると同時にそのレジスタあるいは
Ｉ１０ボートを制御するプログラムを記憶したメモリを
主記憶上にバンク切換えすることを特徴とするマイクロ
コンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100532A JPS60245060A (ja) | 1984-05-21 | 1984-05-21 | マイクロコンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100532A JPS60245060A (ja) | 1984-05-21 | 1984-05-21 | マイクロコンピユ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245060A true JPS60245060A (ja) | 1985-12-04 |
Family
ID=14276566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100532A Pending JPS60245060A (ja) | 1984-05-21 | 1984-05-21 | マイクロコンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198141A (ja) * | 1987-02-13 | 1988-08-16 | Fujitsu Ltd | メモリバンク制御方式 |
-
1984
- 1984-05-21 JP JP59100532A patent/JPS60245060A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198141A (ja) * | 1987-02-13 | 1988-08-16 | Fujitsu Ltd | メモリバンク制御方式 |
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