JPS6210751A - マイクロコンピユ−タ回路 - Google Patents
マイクロコンピユ−タ回路Info
- Publication number
- JPS6210751A JPS6210751A JP14956485A JP14956485A JPS6210751A JP S6210751 A JPS6210751 A JP S6210751A JP 14956485 A JP14956485 A JP 14956485A JP 14956485 A JP14956485 A JP 14956485A JP S6210751 A JPS6210751 A JP S6210751A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- dma transfer
- cpu
- dma
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＤＭＡ転送を行うディジタル回路に用いるこ
とができるＤＭＡ転送中にメモリ読出しが可能なマイク
ロコンピュータ（以下マイコンという）回路に関するも
のである。
とができるＤＭＡ転送中にメモリ読出しが可能なマイク
ロコンピュータ（以下マイコンという）回路に関するも
のである。
従来の技術
従来、ＤＭＡ転送は第２図に示すような構成で行ない、
ＤＭＡ転送が開始されるとｃｐｔｚ ９はバスラインか
ら切り離され、ハイインピーダンス状態となっていた。
ＤＭＡ転送が開始されるとｃｐｔｚ ９はバスラインか
ら切り離され、ハイインピーダンス状態となっていた。
なお、２ｏはメモリ、２１はＩ１０部、２２はＤＭ人制
御部、２３はアドレスバス、２４はデータバスである。
御部、２３はアドレスバス、２４はデータバスである。
発明が解決しようとする問題点
このような従来の構成では、ＤＭＡ転送の間、ＣＰＵ１
９はメモリ２０をアクセスすることが出来ず、限られた
処理しか出来ないという欠点を持っていた。
９はメモリ２０をアクセスすることが出来ず、限られた
処理しか出来ないという欠点を持っていた。
本発明はこのような問題点を解決するもので、ＤＭＡ転
送中でもＣＰＨのメモリアクセスを可能とすることを目
的とするものである。
送中でもＣＰＨのメモリアクセスを可能とすることを目
的とするものである。
問題点を解決するだめの手段−
この問題点を解決するために本発明は、ＤＭＡ転送中バ
スラインに対してハイインピーダンスとせず、ＤＭＡ転
送中であることを外部回路に知らせるための１本の出力
信号線をアクティブにするＣＰＵと、同じ内容を格納す
る２個のメモリを使用する回路構成とするものである。
スラインに対してハイインピーダンスとせず、ＤＭＡ転
送中であることを外部回路に知らせるための１本の出力
信号線をアクティブにするＣＰＵと、同じ内容を格納す
る２個のメモリを使用する回路構成とするものである。
作用
との構成により、ＤＭＡ転送中、ＤＭＡ制御部が１つの
メモリをアクセスしている間、ＣＰＵはもう一方のメモ
リの内容を読出すことができる。
メモリをアクセスしている間、ＣＰＵはもう一方のメモ
リの内容を読出すことができる。
実施例
第１図は本発明の一実施例によるＤＭＡ転送中にメモリ
読出しが可能なマイコン回路のブロック図を示すもので
ある。第１図において、１はＣＰＵ、２および３はメモ
リ、４はＩ１０部、５はＤＭＡ制御部、６は双方向バス
ドライバ、７は２人力から１出力を選択するセレクタ、
８および９はセレクタ７の入力端子、１０はセレクタ７
の出力端子、１１はセレクタ７のセレクト端子、１２は
ＣＰＵ１のライト端子、１３はＤＭＡ転送中であること
を外部回路に知らせるための端子、１４および１５はそ
れぞれ双方向バスドライバ６のディレクト端子、イネー
ブル端子、１６はメモリ３のチップセレクト端子、１７
はアドレスバス、１８はデータバスである。
読出しが可能なマイコン回路のブロック図を示すもので
ある。第１図において、１はＣＰＵ、２および３はメモ
リ、４はＩ１０部、５はＤＭＡ制御部、６は双方向バス
ドライバ、７は２人力から１出力を選択するセレクタ、
８および９はセレクタ７の入力端子、１０はセレクタ７
の出力端子、１１はセレクタ７のセレクト端子、１２は
ＣＰＵ１のライト端子、１３はＤＭＡ転送中であること
を外部回路に知らせるための端子、１４および１５はそ
れぞれ双方向バスドライバ６のディレクト端子、イネー
ブル端子、１６はメモリ３のチップセレクト端子、１７
はアドレスバス、１８はデータバスである。
以上のように構成されたマイコン回路について、以下そ
の動作を説明する。まず、通常のメモリ書込み動作時は
、アドレスとしてセレクタ７の出力は入力端子８の信号
が選択され、データとして双方向バスドライバ６は図面
土庄から右へ流れるのでメモリ２とメモリ３には同じ内
容が書き込まれる。通常のメモリ読出し時は、メモリ３
のチップセレクト１６がインアクティブとなるのでメモ
リ２だけが読出し可能となる。そしてＤＭＡ転送時は、
双方向バスドライバ６のイネーブル端子１６がインアク
ティブとなるので、メモリ２とメモリ３の間でパスが切
り離された形となる。ここでセレクタ７の出力は、ＤＭ
Ａ制御部６からのアドレスである入力端子９の信号が選
択されるので、メモリ３とＩ１０部４の間ではＤＭ人転
送が行なわれる。一方、ＣＰＵ１はこの間メモリ２を自
由にアクセスできることとなる。
の動作を説明する。まず、通常のメモリ書込み動作時は
、アドレスとしてセレクタ７の出力は入力端子８の信号
が選択され、データとして双方向バスドライバ６は図面
土庄から右へ流れるのでメモリ２とメモリ３には同じ内
容が書き込まれる。通常のメモリ読出し時は、メモリ３
のチップセレクト１６がインアクティブとなるのでメモ
リ２だけが読出し可能となる。そしてＤＭＡ転送時は、
双方向バスドライバ６のイネーブル端子１６がインアク
ティブとなるので、メモリ２とメモリ３の間でパスが切
り離された形となる。ここでセレクタ７の出力は、ＤＭ
Ａ制御部６からのアドレスである入力端子９の信号が選
択されるので、メモリ３とＩ１０部４の間ではＤＭ人転
送が行なわれる。一方、ＣＰＵ１はこの間メモリ２を自
由にアクセスできることとなる。
発明の効果
以上のように本発明によれば、ＤＭＡ転送中にバスライ
ンに対してハイインピーダンスとせず、ＤＭＡ転送中で
あることを外部回路に知らせるための１本の出力信号線
をアクティブにするＣＰＵと、同じ内容を格納する２個
のメモリを使用する回路構成とすることにより、ＤＭＡ
転送中でもＣＰＨのメモリアクセスを可能とし、システ
ムの効率が上がるという効果が得られる。
ンに対してハイインピーダンスとせず、ＤＭＡ転送中で
あることを外部回路に知らせるための１本の出力信号線
をアクティブにするＣＰＵと、同じ内容を格納する２個
のメモリを使用する回路構成とすることにより、ＤＭＡ
転送中でもＣＰＨのメモリアクセスを可能とし、システ
ムの効率が上がるという効果が得られる。
第１図は本発明の一実施例によるマイコン回路のブロッ
ク図、第２図は従来のＤＭ人転送を行う場合のマイコン
回路のブロック図である。 １・・・・・・ＣＰＵ、２．３・・・・・メモリ、４・
・・・・・Ｉ１０部、５・・・・・・ＤＭＡ制御部、６
・・・・・・双方向バスドライバ、７・・・・・・セレ
クタ。
ク図、第２図は従来のＤＭ人転送を行う場合のマイコン
回路のブロック図である。 １・・・・・・ＣＰＵ、２．３・・・・・メモリ、４・
・・・・・Ｉ１０部、５・・・・・・ＤＭＡ制御部、６
・・・・・・双方向バスドライバ、７・・・・・・セレ
クタ。
Claims (1)
- ＤＭＡ転送中に、バスラインに対してハイインピーダン
スとせず、かつＤＭＡ転送中であることを外部回路に知
らせるための１本の出力信号線をアクティブにするＣＰ
Ｕと、同じ内容を格納する２個のメモリとを使用する回
路構成としたマイクロコンピュータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14956485A JPS6210751A (ja) | 1985-07-08 | 1985-07-08 | マイクロコンピユ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14956485A JPS6210751A (ja) | 1985-07-08 | 1985-07-08 | マイクロコンピユ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6210751A true JPS6210751A (ja) | 1987-01-19 |
Family
ID=15477932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14956485A Pending JPS6210751A (ja) | 1985-07-08 | 1985-07-08 | マイクロコンピユ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392383B1 (ko) * | 2000-12-27 | 2003-07-23 | 한국전자통신연구원 | 분할 버스를 가진 반도체 칩 |
-
1985
- 1985-07-08 JP JP14956485A patent/JPS6210751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392383B1 (ko) * | 2000-12-27 | 2003-07-23 | 한국전자통신연구원 | 분할 버스를 가진 반도체 칩 |
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