JPH05165731A - 二重化記憶装置 - Google Patents
二重化記憶装置Info
- Publication number
- JPH05165731A JPH05165731A JP3351921A JP35192191A JPH05165731A JP H05165731 A JPH05165731 A JP H05165731A JP 3351921 A JP3351921 A JP 3351921A JP 35192191 A JP35192191 A JP 35192191A JP H05165731 A JPH05165731 A JP H05165731A
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- JP
- Japan
- Prior art keywords
- main storage
- signal
- area
- circuit
- data
- Prior art date
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 主記憶内容を二重化せしめる時間を短縮させ
る。 【構成】 通常モードの場合は、主記憶回路２，３がそ
れぞれ主記憶選択信号１９，２０を入力として別々の主
記憶空間として動作するが、二重化モードの場合は同じ
主記憶選択信号１９を入力とし、書き込みに関しては同
じ主記憶空間として動作するとともに、読み込みに関し
ては主記憶回路３への読み込み信号１４が禁止されて主
記憶回路２だけからの読み込みとなる。
る。 【構成】 通常モードの場合は、主記憶回路２，３がそ
れぞれ主記憶選択信号１９，２０を入力として別々の主
記憶空間として動作するが、二重化モードの場合は同じ
主記憶選択信号１９を入力とし、書き込みに関しては同
じ主記憶空間として動作するとともに、読み込みに関し
ては主記憶回路３への読み込み信号１４が禁止されて主
記憶回路２だけからの読み込みとなる。
Description
【０００１】
【産業上の利用分野】本発明は、二重化記憶装置に関
し、特に、主記憶領域の一部を二重化領域として使用す
る二重化記憶装置に関する。
し、特に、主記憶領域の一部を二重化領域として使用す
る二重化記憶装置に関する。
【０００２】
【従来の技術】従来、この種の二重化記憶装置は、ソフ
トウェアにより構成され、主記憶領域からＣＰＵのレジ
スタへデータを読み込み、同レジスタから二重化領域と
して使用する冗長空間へデータを書き込むという動作を
繰り返し行なっていた。
トウェアにより構成され、主記憶領域からＣＰＵのレジ
スタへデータを読み込み、同レジスタから二重化領域と
して使用する冗長空間へデータを書き込むという動作を
繰り返し行なっていた。
【０００３】
【発明が解決しようとする課題】上述した従来の二重化
記憶装置においては、データを主記憶領域からレジスタ
へ転送するとともに同レジスタから冗長空間へ転送する
といように二回の転送を必要とし、主記憶領域が大容量
化すると二重化を実施するのに多大な時間を要するとい
う課題があった。本発明は、上記課題にかんがみてなさ
れたもので、主記憶内容を二重化して待避せしめる時間
を短縮させることが可能な二重化記憶装置の提供を目的
とする。
記憶装置においては、データを主記憶領域からレジスタ
へ転送するとともに同レジスタから冗長空間へ転送する
といように二回の転送を必要とし、主記憶領域が大容量
化すると二重化を実施するのに多大な時間を要するとい
う課題があった。本発明は、上記課題にかんがみてなさ
れたもので、主記憶内容を二重化して待避せしめる時間
を短縮させることが可能な二重化記憶装置の提供を目的
とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、主記憶領域の一部を二重
化領域として使用する二重化記憶装置において、主記憶
領域に対するデータの記憶時に二重化領域として使用す
る主記憶領域の一部の領域を指定してデータの記憶を行
なう二重化領域指定手段とを備えた構成としてある。
め、請求項１にかかる発明は、主記憶領域の一部を二重
化領域として使用する二重化記憶装置において、主記憶
領域に対するデータの記憶時に二重化領域として使用す
る主記憶領域の一部の領域を指定してデータの記憶を行
なう二重化領域指定手段とを備えた構成としてある。
【０００５】また、請求項２にかかる発明は、請求項１
に記載の二重化記憶装置において、二重化領域指定手段
を、二重化を行なう場合に主記憶領域に対するデータの
記憶時に必要なアドレス信号と書き込み信号を二重化領
域として使用する主記憶領域の一部に対して付与する書
き込み制御手段と、二重化を行なっているときに二重化
領域として使用する主記憶領域からはデータの読み出し
が行なわれないようにする読み込み制御手段を備えた構
成としてある。
に記載の二重化記憶装置において、二重化領域指定手段
を、二重化を行なう場合に主記憶領域に対するデータの
記憶時に必要なアドレス信号と書き込み信号を二重化領
域として使用する主記憶領域の一部に対して付与する書
き込み制御手段と、二重化を行なっているときに二重化
領域として使用する主記憶領域からはデータの読み出し
が行なわれないようにする読み込み制御手段を備えた構
成としてある。
【０００６】
【作用】上記のように構成した請求項１にかかる発明に
おいては、主記憶領域の一部において主記憶空間のデー
タを二重化するにあたり、二重化領域指定手段は主記憶
領域に対するデータの記憶時に二重化領域として使用す
る主記憶領域の一部の領域を指定してデータの記憶を行
なう。また、上記のように構成した請求項２にかかる発
明においては、二重化領域指定手段における書き込み制
御手段は二重化を行なう場合に主記憶領域に対するデー
タの記憶時に必要なアドレス信号と書き込み信号を二重
化領域として使用する主記憶領域の一部に対して付与
し、一方、読み込み制御手段が二重化を行なっていると
きに二重化領域として使用する主記憶領域からはデータ
の読み出しが行なわれないようにする。
おいては、主記憶領域の一部において主記憶空間のデー
タを二重化するにあたり、二重化領域指定手段は主記憶
領域に対するデータの記憶時に二重化領域として使用す
る主記憶領域の一部の領域を指定してデータの記憶を行
なう。また、上記のように構成した請求項２にかかる発
明においては、二重化領域指定手段における書き込み制
御手段は二重化を行なう場合に主記憶領域に対するデー
タの記憶時に必要なアドレス信号と書き込み信号を二重
化領域として使用する主記憶領域の一部に対して付与
し、一方、読み込み制御手段が二重化を行なっていると
きに二重化領域として使用する主記憶領域からはデータ
の読み出しが行なわれないようにする。
【０００７】すなわち、主記憶領域における主記憶空間
へのデータの書き込みと同時に同主記憶領域における冗
長空間へ二重化としてのデータを書き込むというダイレ
クトメモリ転送を行なっている。
へのデータの書き込みと同時に同主記憶領域における冗
長空間へ二重化としてのデータを書き込むというダイレ
クトメモリ転送を行なっている。
【０００８】
【実施例】以下、図面にもとづいて本発明の実施例を説
明する。図１は、本発明の一実施例にかかる二重化記憶
装置のブロック図である。
明する。図１は、本発明の一実施例にかかる二重化記憶
装置のブロック図である。
【０００９】同図において、制御プロセッサ１には記憶
素子としての主記憶回路２，３がアドレスバスとデータ
バスとを介して接続されている。また、アドレスデコー
ダ４は主記憶回路２，３を二重化しない通常モードと二
重化を行なう二重化モードとの場合に応じて主記憶回路
２，３を適宜使用するための制御信号を出力する。そし
て、転送モード設定回路５は上記制御プロセッサ１から
制御信号を入力して通常モードか二重化モードかを記憶
し、切替回路６，７における信号切替を制御する。
素子としての主記憶回路２，３がアドレスバスとデータ
バスとを介して接続されている。また、アドレスデコー
ダ４は主記憶回路２，３を二重化しない通常モードと二
重化を行なう二重化モードとの場合に応じて主記憶回路
２，３を適宜使用するための制御信号を出力する。そし
て、転送モード設定回路５は上記制御プロセッサ１から
制御信号を入力して通常モードか二重化モードかを記憶
し、切替回路６，７における信号切替を制御する。
【００１０】次に、上記構成からなる本実施例の動作を
説明する。制御プロセッサ１がモード制御信号１０を転
送モード設定回路５に出力すると、同転送モード設定回
路５は通常モード信号あるいは二重化モード信号のいず
れかの転送モード信号１１を切替回路６，７に出力す
る。同転送モード信号１１が二重化モード信号である場
合、アドレスデコーダ４からの主記憶選択信号１９，２
０を入力する切替回路６は、端子Ｂに入力された主記憶
選択信号１９を主記憶選択信号２１として主記憶回路３
に出力する。すなわち、主記憶回路２，３の両方に同じ
主記憶選択信号１９を出力する。なお、上記転送モード
信号１１が通常モード信号を表す場合、切替回路６は端
子Ａに入力された主記憶選択信号２０を主記憶回路３へ
の主記憶選択信号２１として出力する。
説明する。制御プロセッサ１がモード制御信号１０を転
送モード設定回路５に出力すると、同転送モード設定回
路５は通常モード信号あるいは二重化モード信号のいず
れかの転送モード信号１１を切替回路６，７に出力す
る。同転送モード信号１１が二重化モード信号である場
合、アドレスデコーダ４からの主記憶選択信号１９，２
０を入力する切替回路６は、端子Ｂに入力された主記憶
選択信号１９を主記憶選択信号２１として主記憶回路３
に出力する。すなわち、主記憶回路２，３の両方に同じ
主記憶選択信号１９を出力する。なお、上記転送モード
信号１１が通常モード信号を表す場合、切替回路６は端
子Ａに入力された主記憶選択信号２０を主記憶回路３へ
の主記憶選択信号２１として出力する。
【００１１】これにより、制御プロセッサ１が主記憶回
路２に対してデータの書き込みを行なえば主記憶回路３
においても同じアドレスに対して同じデータが書き込ま
れ、二重化が実施されることになる。一方、切替回路７
の端子Ａには制御プロセッサ１からの読み込み信号１２
が入力されているが、端子Ｂには“０”の信号が入力さ
れている。そして、転送モード信号１１が二重化モード
信号を表す場合には、同切替回路７は“０”の信号を選
択して主記憶回路３に出力するため、制御プロセッサ１
が読み込み信号１２を出力したとしても、主記憶回路２
に対してのみ同読み込み信号１２は入力され、主記憶回
路３には同読み込み信号１２が入力されない。この結
果、主記憶回路２からデータがデータバス上に出力され
る。
路２に対してデータの書き込みを行なえば主記憶回路３
においても同じアドレスに対して同じデータが書き込ま
れ、二重化が実施されることになる。一方、切替回路７
の端子Ａには制御プロセッサ１からの読み込み信号１２
が入力されているが、端子Ｂには“０”の信号が入力さ
れている。そして、転送モード信号１１が二重化モード
信号を表す場合には、同切替回路７は“０”の信号を選
択して主記憶回路３に出力するため、制御プロセッサ１
が読み込み信号１２を出力したとしても、主記憶回路２
に対してのみ同読み込み信号１２は入力され、主記憶回
路３には同読み込み信号１２が入力されない。この結
果、主記憶回路２からデータがデータバス上に出力され
る。
【００１２】なお、転送モード信号１１が通常モード信
号を表す場合には、端子Ａに入力された読み込み信号１
２は主記憶回路２，３に入力される。このように、通常
モードの場合は、主記憶回路２，３がそれぞれ主記憶選
択信号１９，２０を入力として別々の主記憶空間として
動作するが、二重化モードの場合は書き込みに関しては
同じ主記憶空間として動作するとともに、読み込みに関
しては主記憶回路３への読み込み信号１４が禁止される
ため、主記憶回路２からの読み込みとなる。
号を表す場合には、端子Ａに入力された読み込み信号１
２は主記憶回路２，３に入力される。このように、通常
モードの場合は、主記憶回路２，３がそれぞれ主記憶選
択信号１９，２０を入力として別々の主記憶空間として
動作するが、二重化モードの場合は書き込みに関しては
同じ主記憶空間として動作するとともに、読み込みに関
しては主記憶回路３への読み込み信号１４が禁止される
ため、主記憶回路２からの読み込みとなる。
【００１３】
【発明の効果】以上説明したように本発明は、二重化と
してのデータの書き込みを本来のデータの書き込みと同
時に行なっているため、あえて二重化としてのデータの
転送が必要でなく、二重化に要する時間を短縮させるこ
とが可能な二重化記憶装置を提供することができる。
してのデータの書き込みを本来のデータの書き込みと同
時に行なっているため、あえて二重化としてのデータの
転送が必要でなく、二重化に要する時間を短縮させるこ
とが可能な二重化記憶装置を提供することができる。
【図１】本発明の一実施例にかかる二重化記憶装置のブ
ロック図である。
ロック図である。
１…制御プロセッサ ２，３…主記憶回路 ５…転送モード設定回路 ６，７…切替回路
Claims (2)
- 【請求項１】 主記憶領域の一部を二重化領域として使
用する二重化記憶装置において、 主記憶領域に対するデータの記憶時に二重化領域として
使用する主記憶領域の一部の領域を指定してデータの記
憶を行なう二重化領域指定手段とを具備することを特徴
とする二重化記憶装置。 - 【請求項２】 上記請求項１に記載の二重化記憶装置に
おいて、二重化領域指定手段を、 二重化を行なう場合に主記憶領域に対するデータの記憶
時に必要なアドレス信号と書き込み信号を二重化領域と
して使用する主記憶領域の一部に対して付与する書き込
み制御手段と、 二重化を行なっているときに二重化領域として使用する
主記憶領域からはデータの読み出しが行なわれないよう
にする読み込み制御手段とを有することを特徴とする二
重化記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3351921A JPH05165731A (ja) | 1991-12-13 | 1991-12-13 | 二重化記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3351921A JPH05165731A (ja) | 1991-12-13 | 1991-12-13 | 二重化記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165731A true JPH05165731A (ja) | 1993-07-02 |
Family
ID=18420528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3351921A Pending JPH05165731A (ja) | 1991-12-13 | 1991-12-13 | 二重化記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012512496A (ja) * | 2009-05-25 | 2012-05-31 | ソンゼ イ， | Ｄｒａｍでｓｒａｍ出力特性を具現する装置及び方法 |
-
1991
- 1991-12-13 JP JP3351921A patent/JPH05165731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012512496A (ja) * | 2009-05-25 | 2012-05-31 | ソンゼ イ， | Ｄｒａｍでｓｒａｍ出力特性を具現する装置及び方法 |
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