JPS607825B2 - メモリ−システム - Google Patents

メモリ−システム

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Publication number
JPS607825B2
JPS607825B2 JP1093178A JP1093178A JPS607825B2 JP S607825 B2 JPS607825 B2 JP S607825B2 JP 1093178 A JP1093178 A JP 1093178A JP 1093178 A JP1093178 A JP 1093178A JP S607825 B2 JPS607825 B2 JP S607825B2
Authority
JP
Japan
Prior art keywords
register
data
memory
address
decoder
Prior art date
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Expired
Application number
JP1093178A
Other languages
English (en)
Other versions
JPS54104246A (en
Inventor
幸夫 北川
由明 森谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP1093178A priority Critical patent/JPS607825B2/ja
Publication of JPS54104246A publication Critical patent/JPS54104246A/ja
Publication of JPS607825B2 publication Critical patent/JPS607825B2/ja
Expired legal-status Critical Current

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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/10Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Description

【発明の詳細な説明】 本発明はアドレスデータを蓄わえたレジスタからメモリ
ー(記憶装置)のアドレス指定を行なうメモリーシステ
ムに関するものである。
従来、メモリー内の一領域をアクセスする場合、2つの
方式がある。
第1の方式は、アクセスするメモリーのアドレス(番地
)を外部より直接メモリー内に入力し、メモリー内のデ
コーダを通して指定されたメモリーのアドレスをアクセ
スする方式がある。第2の方式は、レジス外こアクセス
するメモリーのアドレスを格納しておき、その内容をデ
コーダを通して指定されたメモリーのアドレスをアクセ
スする方式である。第1図は上記第2の方式によるメモ
リーシステムを示し、1はメモリーセルアレイ、2はセ
レクト信号でデータバス3からアドレスデータを取込む
レジスタ、4はデコーダ、5はセレクト信号と講出し・
書込み信号R/Wでセルアレィ1からデータをバス3に
議出したり、セルアレィ1にデータを書込んだりするた
めのゲート回路である。
この方式の欠点は、割込み命令時にレジスタ2内のデー
タを補助レジスタとかスタツクに退避させる更成であっ
たため、該補助レジスタとかスタツクが高価となり、ま
たデータを退避させたり戻したりするステップをプログ
ラムに付加しなければならないため、プログラムステッ
プ数が増加する等の問題があった。本発明は上記事情に
鑑みてなされたもので、メモリー(もしくはメモリーセ
ルアレイ)自体を上記補助レジスタとかスタツクの代り
に使用できる構成とすることにより、コストの低減化及
びプログラムステップの簡略化がはかれるメモリーシス
テムを提供しようとするものである。
以下第2図を参照して本発明の一実施例を説明する。
なお本実施例はMOS集積回路でシステムを実現した場
合の例である。図において11は例えば演算データを記
憶しておくためのメモリーセルアレィで、このメモリー
セルアレイ11は例えばRAM(ランダム・アクセス・
メモリー)で実現される。12はデータバス13に接続
される議出し・書込み可能なしジスタで、このレジスタ
12は、例えばCPU(中央処理装置)側からの選択信
号S,で駆動されかつ読出し・書込み信号R/Wで動作
モードが指定される。
デコーダ14はしジスタ12に格納されたアドレス内容
をデコードしメモリーセルアレイ(以下単にメモリーと
云う)11のアドレス指定を行なう。デコーダ14はフ
リツプフロツプ15からの信号とCPU側からの選択信
号S2とが共に所定レベルにある時のみメモリー11の
アドレス指定を行なう。レジスタ16はデータバス11
3に接続されるもう一つのレジスタで、このレジスタ1
6はCPU側からの選択信号S3で駆動されるとデータ
の書込みを行なう。このレジスタ16のビット長はしジ
スタ12のそれと同じでよい。デコーダ17はしジスタ
16に格納されたアドレス内容をデコードし、メモリー
11のアドレス指定を行なう。このデコーダ17はフリ
ップフロツプ15からの信号とCPU側からの選択信号
S2とが共に所定レベルにある時にのみメモリー11の
アドレス指定を行なう。つまりメモリー11はデコーダ
14側からでもデコーダー7側からでもアドレス指定さ
れるものである。フリップフロップ15は、信号S3に
よりセット状態となってデコーダー7を選択し、信号S
2を遅延回路18で少し遅らせた信号でリセット状態と
なってデコーダー4を選択する。メモリー11のデータ
入出力端とバス13との間にはゲート回路19が設けら
れる。このゲート回路19は選択信号S2が与えられる
と、信号R/Wが議出しモード‘こあるか或いは書込み
モードにあるかに応じてデータの通過方向を選択してい
る。なおこの時信号R/Wはメモリー11の講出し/書
込みモードも選択する。次に上記のように構成されたメ
モリーシステムの動作を説明する。
まずデータ議出しの場合の説明を行なう。いまフリツプ
フロツプ15がリセツト状態でデコーダ14が選択され
ている場合、選択信号S,とR/Wの書込み信号でレジ
ス夕12にバス13からアドレスデータが格納される。
ここで選択信号S2とR/Wの論出し信号でデコーダ1
4を通してメモリー11内のアドレスが指定され、その
アドレス内のデータがゲート回路19を通してバス13
に出力される。この時デコーダ17はフリップフロップ
15で非能動状態とされているため、アクセスに関して
全く無視される。次にメモリー11にデータの書込みを
行なう場合には、信号S2でフリツプフロッブ15はリ
セット状態にありかつデコーダー4は能動状態にされる
から、レジスター2のアドレス内容に応じてメモリ11
のアドレス指定が行なわれる。またこの時上記信号S2
とR/Wの書込み信号でゲート回路19が開くから、バ
ス13のデータはメモリー11の指定された番地に書込
まれる。次にプログラムの途中で割込みがかかり、レジ
スター2内のデータを退避させる場合には、アドレスデ
ータをバス13にのせかつ選択信号S3によりレジスタ
16を能動状態とし、バス13のデータをレジスタ16
に書込む。
この時上記信号S3によりフリップフロップ15がセッ
ト状態に反転する。次に信号S2が供給されるとデコー
ダ17は能動状態となり、レジスター6内のデー外こ応
じたメモリー11のアドレス指定が行なわれる。なお前
記フリップフロップ15は上記信号S2が供給されても
、遅延回路13の動きで、一定時間セット状態を保って
いる。ここで選択信号S,が供給されるとき、R/Wが
議出しモードであるとすると、レジスタ12のアドレス
データはバス13に送出され、バス13に一時記憶され
る。なおこのデータの一時記憶は本システムがMOS集
積回路構成であることにより可能である。ここでデータ
が記憶されている間にR/Wが書込みモ−ド‘こ切換わ
り、選択信号S2が供給された時点でゲート回路19が
開くから、バス13で記憶されているレジスタ12から
のデータは、デコーダ17で指定されるメモリー11の
アドレスに記憶される。次にレジスタ12にもとあった
データを再びレジスタ12に戻すには、信号S3で、レ
ジスタ12に戻すべきデータが記憶されているメモリー
11のアドレス内容をバス13を介してレジス夕16に
書込む。
この時上記信号S3でフリップフロツプ15はセット状
態にあるから、信号S2が供されるとデコーダ17はフ
リッブフロップ15が遅延回路18を介してリセットさ
れるまでの間能動状態となり、レジスタ16の内容に応
じたメモリー11の番地指定が行なわれる。これにより
レジスター2に戻すべきデータは、ゲート回路19を介
してバス13に出力され、該バス13に一時記憶される
。なお上記信号S2によるフリップフロツブ1、5の切
換えは、メモリー11のデータがバス13に出力される
まで遅延回路18で遅延されるので、デコーダ17に動
作上の問題は生じない。次にR/Wを書込みモード‘こ
切換えて選択信号S,をレジスタ12に供給すると、バ
ス13に記憶されたデータはしジスタ12に格納される
。第2図の如き構成であれば、次のような利点が具備さ
れる。
即ちプログラム処理中に割込みがかかった場合のレジス
ター2のデータ退避にメモリー.1 1が使用できるの
で、従来のようにデータ退避用の補助レジスタとかスタ
ツクを別途設ける必要がないため、構成が簡単化される
。またレジスター2の内容を固定して通常は該内容に応
じたメモリー11のアドレス指定を行ない、途中で一時
アドレス内容を変更するような処理を行なう場合、レジ
スタ12内のデータをそのまま残しておき、一時レジス
タ16側からのアドレス指定に切換え、再びレジスタ1
2側に戻せば、該レジスター2には前のデータが残存し
たままであるから、前の処理を続行することができる。
この場合レジスタ12のデータをメモリー11に退避さ
せたり元にもどしたりする必要がないから、その分だけ
プログラムステップ数を減少させることができるもので
ある。なお本発明は上記実施例のみに限定されるもので
はなく、例えばメモリー11のアドレス指定の能動/非
能動の切換えを、デコーダ14,17側ではなく、レジ
スター2,16側で行なうようにしてもよい。
また上記実施例ではMOS集積回路構造としたため、バ
ス13にデータを一時記憶できたが、バィポーラ集積回
路で第2図の構成を実現した場合はバス13上にデータ
を一時記憶することが困難である。したがってこの場合
には、レジスタ12側のR/W線と、メモリー11及び
ゲート19側のR/W線とを共通とせず、レジスター2
のデータをメモリー11に退避する場合は上記しジスタ
12側のR/W線を議出しモードとしかつメモリー11
及びゲート19側のR/W線を書込みモードとすること
により、上記データ退避が可能となる。この退避データ
をレジスタ12に戻す場合は上記各R/W線の動作モー
ドを逆関係にすればよい。以上説明した如く本発明によ
れば、従来システムで必要としたデータ退避用の補助レ
ジスタとかスタックを省略できるのでコスト低減が可能
となり、また同じアドレス指定をしている際一時のみア
ドレス変更を行なうのにアドレスデータの退避を行なう
必要がないから、プログラムが簡単化されるメモリーシ
ステムが提供できるものである。
【図面の簡単な説明】
第1図は従来のメモリーシステムを示す構成図、第2図
は本発明の一実施例を示す構成図である。 11……メモリーセルアレイ、12,16……レジスタ
、13……データバス、14,17…・・・デコーダ、
15……フリツプフロツプ、19……ゲート回路。 第1図 第2図

Claims (1)

    【特許請求の範囲】
  1. 1 データの読出し及び書込み可能なメモリーセルアレ
    イと、該セルアレイのアドレスを指定するための第1の
    レジスタ及び第1のデコーダと、前記セルアレイのアド
    レスを指定するための第2のレジスタ及び第2のデコー
    ダと、前記第2のレジスタにアドレスデータが書込まれ
    ると前記第2のレジスタと第2のデコーダを選択し、前
    記セルアレイを前記第2のレジスタと第2のデコーダに
    よりアクセスすると自動的に前記第1のレジスタと第1
    のデコーダを選択する手段と、前記第1及び第2のレジ
    スタに接続されるデータバスと、該バスと前記セルアレ
    イのデータ入出力端との間に設けられるゲート回路とを
    具備し、割込みに対し、前記第1のレジスタの内容を前
    記セルアレイの一領域に退避することを特徴とするメモ
    リーシステム。
JP1093178A 1978-02-02 1978-02-02 メモリ−システム Expired JPS607825B2 (ja)

Priority Applications (1)

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JP1093178A JPS607825B2 (ja) 1978-02-02 1978-02-02 メモリ−システム

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JP1093178A JPS607825B2 (ja) 1978-02-02 1978-02-02 メモリ−システム

Publications (2)

Publication Number Publication Date
JPS54104246A JPS54104246A (en) 1979-08-16
JPS607825B2 true JPS607825B2 (ja) 1985-02-27

Family

ID=11763968

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JP1093178A Expired JPS607825B2 (ja) 1978-02-02 1978-02-02 メモリ−システム

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61147333A (ja) * 1984-12-20 1986-07-05 Matsushita Electric Ind Co Ltd レジスタセレクト回路
JPS629445A (ja) * 1985-07-05 1987-01-17 Fujitsu Ltd 外部レジスタの書込・読出制御方法

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JPS54104246A (en) 1979-08-16

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