JPS6322397B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置の制御方法に係り、特
にEEPROMの制御方法に関する。

〔発明の技術的背景とその問題点〕

EEPROMにおいては、使いやすさの追及及び
大容量化という二つの技術的な流れがある。使い
やすさという点ではSRAMとコンパチブルな仕
様、すなわち５ボルト単一動作及びライトイネー
ブル制御信号による１バイト同時書き込みが要求
されている。従来の小容量例えば16キロビツト以
下のEEPROMではこれらの仕様は満足されてい
た。ところが、EEPROMではそのセルの物理的
メカニズムによつて書き込みには10ミリ秒前後の
時間を要する為、大容量になるに従つて書き込み
時間が莫大となる。例えば256キロビツト（32キ
ロバイト）では320秒程度かかることになる。従
つて大容量化に伴い、多バイト同時書き込み消去
（以下ページモードWRITE／ERASEという）方
式が主流となると考えられる。例えば256キロビ
ツトのEEPROMで64バイトを同時に書き込む方
式を採用すれば全書き込み時間は５（＝320／64）
秒に短縮される。一方大容量化に伴い、小パツケ
ージに封入しようとするとメモリセルを指定する
アドレスを入力させるピンが増すために制御信号
が充当されるピンを少なくする必要が生じる。例
えば256キロビツトのEEPROMでは１バイト分
の入出力用ピンとして８本、32キロバイト分のア
ドレス指定用ピンとして15本（15＝log₂32768）、
及び電源用＋5V、GND各１本、合計25本のピン
が制御信号以外の用途で使われる為、28ピンDIP
に入れようとすると制御信号は３つ以下にしなけ
ればならない。

以上の事をまとめると大容量化へ向かう
EEPROMに要求される条件として次の４点が挙
げられる。

5V単一動作。

ライト・イネーブル制御信号による書き込み。

ページモードWRIIE／ERASE 制御信号の数を少なくする。

少数の制御信号によつてページモード
WRITE／ERASEを実現する方法としては、制
御信号に高電圧を加える三値論理の方式が知られ
ている。これはモトローラ社32キロビツト
EEPROMに使われている様に、、、の三
制御信号にV_IL、V_IHの他にV_IHH信号を加えること
で、９つのモードを実現している。しかし、V_IHH
を使うことは、5V単一動作に反し、ユーザーの
負担を大きくする。また、このEEPROMにはペ
ージモードERASEは有つてもページモード
WRITEは無い。

この他に報告されている例としては、INMOS
社の64キロビツトEEPROMが有る。この
EEPROMは制御信号として、、CS、、
WE、の５本を使い、しかも読み出し、書き
込みとも、の立ち下がりでアドレスをラツチ
する同期型仕様となつている。（Electronic
Design・August18，1983.P192）このEEPROM
は一定のタイミングでアドレスに各種コマンドを
与えることによつて、ページモードWRITE及び
ラツチコントロールのモード切り換えを行なつて
いる。このEEPROMの方式には5V単一動作であ
る利点はあるが、制御信号の数が多く、同期型で
あり、しかもコマンドを与えねばならない特殊仕
様で、目標とするSRAMとコンバチブルな仕様
とほど遠く、ユーザーの負担も大きい。

〔発明の目的〕

本発明の目的はSRAMとコンパチブルでしか
も大容量化に適したEEPROMを得ることにあ
る。

〔発明の概要〕

本発明は第一の制御信号の二つの電気的状態を
半導体記憶装置のアクテイブ状態、非アクテイブ
状態とし、第二の制御信号の二つの電気的状態を
EEPROMの読み出しモード及び第三の制御信号
動作モードとし、両状態間の遷移時にEEPROM
のコアとバツフアラツチ間でデータの転送を行
い、第三の制御信号の二つの電気的状態を外部か
らバツフアラツチへのデータの入出力のモードと
することを特徴とする。

〔発明の実施例〕

以下、本発明を実施例により図面を用いながら
説明する。

第１図は本発明を256キロビツトEEPROMに
適用した実施例を説明するためのブロツク図であ
る。尚、以下の説明で、は第一の制御信号を、
Ｌは第二の制御信号を、は第三の制御信号をそ
れぞれ示している。

本発明を実施するために半導体記憶装置のシス
テムを次のように組む。第一の制御信号が
“１”レベルのとき、第１図に示す半導体記憶装
置全体を非アクテイブ状態にする。次に“０”レ
ベルのときにこの半導体記憶装置全体をアクテイ
ブ状態にする。第二の制御信号が“１”レベル
のとき、EEPROMのコア１００読み出しモード
にする。次に“１”レベルから“０”レベルへの
遷移時に、列デコーダ２００により選択されてい
る列の全データをトランスミツシヨンゲート３０
０を通してバツフアラツチ４００へ移す。次に
“０”レベルのときEEPROMのコア１００とバ
ツフアラツチ４００の間を、トランスミツシヨン
ゲート３００をオフさせることにより、電気的に
遮断する。また、このとき列アドレス信号は無視
するようにする。次に“０”レベルから“１”レ
ベルへの遷移時に、バツフアラツチ４００に記憶
されている全データをトランスミツシヨンゲート
３００を通して、EEPROMのコア１００の列デ
コーダ２００により選択されている列に移す。

第三の制御信号が“０”レベルのとき、行デ
コーダ５００により選択された行アドレスに対応
するバツフアラツチ４００にデータを書き込む。
また“１”レベルのとき、行デコーダ５００によ
り選択された行アドレスに対応するバツフアラツ
チ４００のデータを読み出す。以下第２図のタイ
ミング図を使つて、本実施例の動作を説明する。
まず時刻T₁で＝“０”になる。これによつて、
半導体記憶装置全体がアクテイブとなる。この時
Ｌ＝“１”なので、半導体記憶装置はEEPROM
コア１００のデータ読み出しモードに入る。この
モードは通常のSRAMと同様、非同期型で外部
からのクロツクは必要としない。

すなわち、時刻T₂における列アドレス信号
RAD、行アドレス信号CADの切りかわりから所
定のアドレスアクセスタイムを経た後、時刻T₃
でEEPROMコア１００内のデータが読み出され
る。次にが“０”レベルに遷移する時、すなわ
ちT₄で列デコーダ２００により選択されている
列の全データがトランスミツシヨンゲート３００
を通り、バツフアラツチ４００に入る。その後
が“０”レベルとなつた時点でトランスミツシヨ
ンゲート３００はオフとなり、EEPROMのコア
１００とバツフアラツチ４００は電気的に遮断さ
れる。これ以降、が再び“１”レベルとなるま
で、半導体記憶装置外とのデータのやりとりは、
すべてこのバツフアラツチ４００に対して行われ
る。すなわち＝“０”の間、列アドレス信号
RADは無視される。さて、＝“０”の間、バツ
フアラツチ４００への書き込み、読み出しはに
よつて制御される。＝“０”の時すなわち時刻
T₅における行アドレスCADに対応するバツフア
ラツチ４００にデータが書き込まれる。又、＝
“１”の時すなわちT₆で行アドレスCADに対応す
るバツフアラツチ４００のデータが読み出され
る。T₇はT₅と同一モードである。以上のT₅、
T₆、T₇のモードはバツフアラツチ４００に対し
てのみ行われるので、EEPROMのコア１００に
書き込む時間、例えば10mSの時間に対して充分
無視しうるほどの小さなサイクル、例えば100nS
以下の時間で行える。すなわちバツフアラツチ４
００の内容64バイトは全くSRAMと同一仕様で
書き込み、読み出しが可能である。次にが
“１”レベルへ遷移する時点でトランスミツシヨ
ンゲート３００がオン状態となり、データは
EEPROMのコア１００の列デコーダ２００によ
り選択されている列に書き込まれる。EEPROM
のコア１００への書き込みは＝“１”になつて
から開始するが、書き込み時間は書き込むビツト
数によらず一定時間例えば10ms程度で達成でき
る。本発明装置の利点の１つはSRAMとのコン
パチビリテイーにある。すなわち第３図ａ乃至ｄ
の様にとを同時に“０”とし、その間に入力
データDIを与えれば、この装置は全くSRAMと
同様の１バイトずつの書き込みが可能となる。

さらに同一データをチツプに書き込むことは、
第４図ａ乃至ｂに示す様にの立上りと立下りの
列アドレスを順次かえてゆくことで簡単に実現出
来る。この事実は、all1、all0、チエツカーボー
ドなどの様なデータを用いるEEPROMのイニシ
ヤル評価を単時間で可能とする。又、列間のデー
タ転送が容易な為、ユーザにとつて使い易くな
る。本発明の方式によれば、ラツチをコアのバツ
フアとしてだけでなく、64バイトのワーキングメ
モリとして独立に使用する事も可能となる。第５
図ａ乃至ｂにその様子を示す。これは＝“１”
においては、の立上り、立下りのEEPROMの
コア１００とバツフアラツチ４００の間のデータ
転送を禁止することで達成出来る。

すなわち第５図における時刻T₁₀、T₁₁、T₁₃、
T₁₄でのの遷移においてデータ転送は行なわな
いのでT₁₂の状態においては、バツフアラツチ４
００は64バイトのSRAMと同等の役割をする。
このメモリの内容をコアに転送したい場合は、
CS＝“０”でを“０”レベルから“１”レベル
に遷移させればよく、ワーキンクストレージとし
て内容を消したい時は＝“１”の状態でを
“０”レベルから“１”レベルに遷移させればよ
い。

尚、本発明では前述した実施例の各信号の
“０”レベル、“１”レベルの対応にとらわれず、
各信号線について“０”レベルを“１”レベル
に、“１”レベルを“０”レベルと読みかえても
本発明は同様に実施できることはもちろんであ
る。

〔発明の効果〕 以上本発明の方式を用いれば、３本の制御信号
を用いてSRAMとのコンパテイビリテイーを保
ちながら、EEPROM特有のページモードをもカ
バー出来る。本発明によれば、EEPROM、
SRAMで行なわれる様に、例えば256K
EEPROMを28pinのパツケージに封入する事が可
能で、しかも従来のEEPROMよりも書き込み時
間を短縮する事が出来る。加えて64byteについて
はワーキングメモリとしても使用可能となる。

さらに大容量化に対してもSRAMと同様に３
本の制御信号ですむので、常にSRAMとのコン
パテイビリテイーを保証することができる。

【図面の簡単な説明】

第１図は本発明の１実施例を説明するためのブ
ロツク図、第２図乃至第５図は第１図に示す実施
例の動作を示すタイミング図である。 １００……256KEEPROMのコア、２００……
列デコーダ、３００……トランスミツシヨンゲー
ト、４００……バツフアラツチ、５００……行デ
コーダ、……第一の制御信号、……第二の
制御信号、……第三の制御信号、RAD₀〜
RAD₈……列アドレス信号、CAD₀〜CAD₅……行
アドレス信号、DI／DO₀〜DI／DO₇……入出力
信号。

Claims (1)

1. 【特許請求の範囲】 １ EEPROMのコアとこのコアのアドレスを指
   定しうる列デコーダ及び行デコーダと、この列デ
   コーダ及び行デコーダのいずれか一方のデコーダ
   と、前記コアの間にあつてデータを一時的に記憶
   しうるバツフアラツチと、このバツフアラツチと
   前記コアの間にあつて、両者の間を電気的に遮断
   しうるトランスミツシヨンゲートを備えた半導体
   記憶装置に対して、下記の制御信号により前記半
   導体記憶装置の制御を行うことを特徴とする半導
   体記憶装置の制御方法。 (a) 二つの電気的状態を有し、そのいずれかの電
   気的状態において前記半導体記憶装置をアクテ
   イブ状態にしうる第一の制御信号、 (b) 前記二つの電気的状態を有し、その第一の電
   気的状態において前記コアを読み出しモードに
   し、この第一の電気的状態から第二の電気的状
   態へ遷移する時に前記バツフアラツチに接続し
   ていない方のデコーダにより選択されている前
   記EEPROMの行もしくは列の全データが前記
   バツフアラツチに記憶され、前記第二の電気的
   状態において前記コアと前記バツフアラツチの
   間を電気的に遮断し、このバツフアラツチに記
   憶されたデータを前記半導体記憶装置外部との
   間で入出力を行わしめ、この第二の電気的状態
   から前記第一の電気的状態へ遷移した時に前記
   バツフアラツチに記憶されたデータを、前記バ
   ツフアラツチに接続していない方のデコーダに
   より選択されている前記EEPROMの行もしく
   は列に書き込ませる第二の制御信号、 (c) 前記二つの電気的状態を有し、その第一の電
   気的状態において、前記バツフアラツチのアド
   レスに記憶されているデータを前記半導体記憶
   装置の外部に出力し、第二の電気的状態におい
   て前記バツフアラツチに接続されたデコーダに
   より選択されている前記バツフアラツチのアド
   レスに前記半導体記憶装置の外部からデータを
   入力する第三の制御信号。