JPS60263398A - 消去可能なプログラマブル読出し専用メモリ - Google Patents
消去可能なプログラマブル読出し専用メモリInfo
- Publication number
- JPS60263398A JPS60263398A JP59117726A JP11772684A JPS60263398A JP S60263398 A JPS60263398 A JP S60263398A JP 59117726 A JP59117726 A JP 59117726A JP 11772684 A JP11772684 A JP 11772684A JP S60263398 A JPS60263398 A JP S60263398A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- memory cell
- input
- erased
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は消去可能なプログラマブル読出し専用メモリに
関する。
関する。
（従来技術）
従来、消去可能なプログラマブル続出し専用メモリ（以
下、ＥＦＲＯＭという）において、記憶しているすべて
のデータを消去したあとのデータは。
下、ＥＦＲＯＭという）において、記憶しているすべて
のデータを消去したあとのデータは。
そのＥＰＲＯＭの回路によって決定されており、使用者
において、このデータを変更することは困難であった。
において、このデータを変更することは困難であった。
第１図はこのような従来のＥＦＲＯＭ回路の一例の要部
を示すブロック図である。１はデータ入出力端子、２は
書込み読出し切替信号入力端子、３はアドレス信号入力
端子、４は書込み読出し切替回路、５はアドレスデコー
ダ、６はメモリセルである。
を示すブロック図である。１はデータ入出力端子、２は
書込み読出し切替信号入力端子、３はアドレス信号入力
端子、４は書込み読出し切替回路、５はアドレスデコー
ダ、６はメモリセルである。
ＥＰＲＯＭにデータを書き込む場合、書込み読出し切替
回路４が書込みモードとなるように、切替信号入力端子
２より切替信号を入力する。アドレス信号入力端子３よ
りアドレス信号を入力し、アドレスデコーダ５で、アド
レスが選択され、入出力端子１からの入力データが、メ
モリセル６内の所定のアドレスに書き込まれ、記憶され
る。
回路４が書込みモードとなるように、切替信号入力端子
２より切替信号を入力する。アドレス信号入力端子３よ
りアドレス信号を入力し、アドレスデコーダ５で、アド
レスが選択され、入出力端子１からの入力データが、メ
モリセル６内の所定のアドレスに書き込まれ、記憶され
る。
ＥＦＲＯＭよりデータ金読出す場合は、書込み読出し切
替回路４が読出しモードとなるように、切替信号入力端
子２より切替信号を入力し、アドレス信号入力端子３よ
りアドレス信号を入力して、アドレスデコーダ５でアド
レスが選択され、メモリセル６内の所定のアドレスより
記憶データが入出力端子１より出力される。このとき、
書込み、のなされていないアドレスを指定した場合、入
出力端子１に出力されるデータは、メモリセル６の初期
値が出てくる。つまり、メモリセル６内に記憶された全
データを消去した後の全出力データと同じで、それは、
製品によってすべてロウレベルかスヘてハイレベルで、
一義的である。システムによって、出力データ中のハイ
レベルが有効であるか、ロウレベルが有効であるかが決
−まっており、ＥＰＲＯＭの初期値がそのシステムの有
効レベルであると、誤動作を起こし、最悪の場合、その
システム全破壊してしまうので、書込むデータのないア
ドレスにさえ、初期値と反対レベルを曹込まなければな
らないという欠点があった。
替回路４が読出しモードとなるように、切替信号入力端
子２より切替信号を入力し、アドレス信号入力端子３よ
りアドレス信号を入力して、アドレスデコーダ５でアド
レスが選択され、メモリセル６内の所定のアドレスより
記憶データが入出力端子１より出力される。このとき、
書込み、のなされていないアドレスを指定した場合、入
出力端子１に出力されるデータは、メモリセル６の初期
値が出てくる。つまり、メモリセル６内に記憶された全
データを消去した後の全出力データと同じで、それは、
製品によってすべてロウレベルかスヘてハイレベルで、
一義的である。システムによって、出力データ中のハイ
レベルが有効であるか、ロウレベルが有効であるかが決
−まっており、ＥＰＲＯＭの初期値がそのシステムの有
効レベルであると、誤動作を起こし、最悪の場合、その
システム全破壊してしまうので、書込むデータのないア
ドレスにさえ、初期値と反対レベルを曹込まなければな
らないという欠点があった。
（発明の目的）
ｉ 本発明０目的１・上記欠点を９り除き・全記憶デー
タ消去後の出力データを、使用者がその用途に応じて選
択できるところの消去可能なプログラマブル読出し専用
メモリを提供することにある。
タ消去後の出力データを、使用者がその用途に応じて選
択できるところの消去可能なプログラマブル読出し専用
メモリを提供することにある。
（発明の構成）
本発明の消去可能なプログラマブル読出し専用メモリは
、すべての記憶しているデータの消去を行った後、全デ
ータの初期値全決定する出力データ決定手段を有するこ
とから構成される。
、すべての記憶しているデータの消去を行った後、全デ
ータの初期値全決定する出力データ決定手段を有するこ
とから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第２図は本発明の一実施例の要部を示すブロック図であ
る。
る。
１１〜１６は第１図と同一で、１１はデータ入出力端子
、１２は書込み読出し切替信号入力端子、１３はアドレ
ス信号入力端子、１４は書込み読出し切替回路、１５は
アドレスデコーダ、１６はメモリセルである。そして、
１７．１８は排他的論理和回路、１９は１ビツトメモリ
セル、２０は入力ゲート及び２１は外部信号入力端子で
、出力データ決定手段を構成している。
、１２は書込み読出し切替信号入力端子、１３はアドレ
ス信号入力端子、１４は書込み読出し切替回路、１５は
アドレスデコーダ、１６はメモリセルである。そして、
１７．１８は排他的論理和回路、１９は１ビツトメモリ
セル、２０は入力ゲート及び２１は外部信号入力端子で
、出力データ決定手段を構成している。
次に、本実施例の動作について説明する。
書込みの場合、書込み読出し切替回路１４が書込みモー
ドと々るように、切替信号入力端子１２より切替信号を
入力し、かつ入力ゲート２０のゲートヲ開く。このとき
、外部信号入力端子２１に入力された外部信号は１ビツ
トメモリセル１９に記憶される。入出力端子１１よ多入
力されたデータは、排他的論理和回路１７に入力される
が、それより出力されるときは、１ビツトメモリセル１
９の記憶内容によって、前記データが正転されるか反転
されてして出力される。その出力が、アドレス信号入力
端子１３より入力されたアドレス信号により、アドレス
デコーダ１５において指定されたメモリセル１６内のア
ドレスに記憶される。
ドと々るように、切替信号入力端子１２より切替信号を
入力し、かつ入力ゲート２０のゲートヲ開く。このとき
、外部信号入力端子２１に入力された外部信号は１ビツ
トメモリセル１９に記憶される。入出力端子１１よ多入
力されたデータは、排他的論理和回路１７に入力される
が、それより出力されるときは、１ビツトメモリセル１
９の記憶内容によって、前記データが正転されるか反転
されてして出力される。その出力が、アドレス信号入力
端子１３より入力されたアドレス信号により、アドレス
デコーダ１５において指定されたメモリセル１６内のア
ドレスに記憶される。
読出しの場合、書込み読出し切替回路１４が読出しモー
ドとなる様に切替信号入力端子１２より切替信号を入力
する。このとき入力ゲート２０は閉じられるので１ビツ
トメモリセル１９の内容は変わらない。アドレス信号入
力端子１３にアドレス信号を入力し、アドレスデコーダ
１５で指定されるメモリセル１６内のアドレスよりデー
タを取り出すと、排他的論理和回路１８に入力され、そ
５− れからの出力は、書込み時に、排他的論理和回路１７で
変換されたと同様に、１ビツトメモリセル１９の記憶内
容により、前記データが正転または反転され、書込み読
出し切替回路１４金通り入出力端子１１に出力される。
ドとなる様に切替信号入力端子１２より切替信号を入力
する。このとき入力ゲート２０は閉じられるので１ビツ
トメモリセル１９の内容は変わらない。アドレス信号入
力端子１３にアドレス信号を入力し、アドレスデコーダ
１５で指定されるメモリセル１６内のアドレスよりデー
タを取り出すと、排他的論理和回路１８に入力され、そ
５− れからの出力は、書込み時に、排他的論理和回路１７で
変換されたと同様に、１ビツトメモリセル１９の記憶内
容により、前記データが正転または反転され、書込み読
出し切替回路１４金通り入出力端子１１に出力される。
すなわち、入出力端子１１より書き込まれたデータは、
出力されるまでに排他的論理和回路１７と１８で同じ変
換がなされるので、１ビツトメモリセル１９の記憶内容
にかかわらず全く同じデータで、入出力端子１１に読み
出される。
出力されるまでに排他的論理和回路１７と１８で同じ変
換がなされるので、１ビツトメモリセル１９の記憶内容
にかかわらず全く同じデータで、入出力端子１１に読み
出される。
この回路において、メモリセル１６が全データ消去後の
状態の場合、例えば、すべてロウレベルであるとすると
、排他的論理和回路１８より出力されるデータは、１ビ
ツトメモリセル１９の記憶内容が、ロウレベルであると
ロウレベルに、ハイレベルであるとハイレベルとなる。
状態の場合、例えば、すべてロウレベルであるとすると
、排他的論理和回路１８より出力されるデータは、１ビ
ツトメモリセル１９の記憶内容が、ロウレベルであると
ロウレベルに、ハイレベルであるとハイレベルとなる。
この出力が入出力端子１１より読み出される。
以上説明したように１本実施例によれば、ＥＦＲＯＭの
全記憶データ消去後の出力データを、使用者がその用途
に応じて選択できる。
全記憶データ消去後の出力データを、使用者がその用途
に応じて選択できる。
６ −
（発明の効果）
以上、詳細に説明したとおり、本発明によれば、すべて
の記憶しているデータの消去を行った後、全データの初
期値を決定する出力データ決定手段を有しているので、
全記憶データ消去後の出力データを、使用者がその用途
に応じて選択でき、従って、従来のように全データ消去
後のデータが製品によって固定化されているために生じ
るシステム破壊とか、初期値と反対のデータの書込み等
の欠点のない消去可能なプログラマブル読出し専用メモ
リが得られる。
の記憶しているデータの消去を行った後、全データの初
期値を決定する出力データ決定手段を有しているので、
全記憶データ消去後の出力データを、使用者がその用途
に応じて選択でき、従って、従来のように全データ消去
後のデータが製品によって固定化されているために生じ
るシステム破壊とか、初期値と反対のデータの書込み等
の欠点のない消去可能なプログラマブル読出し専用メモ
リが得られる。
１１・・・・・・データ入出力端子、１２・・・・・・
書込み読１ 出し切替信号入力端子、１３・・・・・・
アドレス信号入力端子、１４・・・・・・書込み読出し
切替回路、１５・・・・・・アドレスデコーダ、１６・
・・・・・メモリセル、１７゜１Ｂ・・・・・・排他的
論理和回路、１９・・・・・・１ビツトメモリセル、２
０・・・・・・入力ゲート、２１・・・・・・外部信号
入力端子。
書込み読１ 出し切替信号入力端子、１３・・・・・・
アドレス信号入力端子、１４・・・・・・書込み読出し
切替回路、１５・・・・・・アドレスデコーダ、１６・
・・・・・メモリセル、１７゜１Ｂ・・・・・・排他的
論理和回路、１９・・・・・・１ビツトメモリセル、２
０・・・・・・入力ゲート、２１・・・・・・外部信号
入力端子。
Claims (1)
- すべての記憶しているデータの消去を行った後、全デー
タの初期値を決定する出力データ決定手段を有すること
を特徴とする消去可能なプログラマブル読出し専用メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117726A JPS60263398A (ja) | 1984-06-08 | 1984-06-08 | 消去可能なプログラマブル読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117726A JPS60263398A (ja) | 1984-06-08 | 1984-06-08 | 消去可能なプログラマブル読出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263398A true JPS60263398A (ja) | 1985-12-26 |
Family
ID=14718763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117726A Pending JPS60263398A (ja) | 1984-06-08 | 1984-06-08 | 消去可能なプログラマブル読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263398A (ja) |
-
1984
- 1984-06-08 JP JP59117726A patent/JPS60263398A/ja active Pending
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