JP2526893B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に係り、特に読み出し書き込
み可能メモリに関する。

［従来の技術］ 従来の半導体記憶装置を使用して構成された記憶シス
テムの構成例としては第４図に示すようなものが知られ
ている。第４図に於て、46、47は読み出し専用メモリを
示しており、48、49は読み書き可能メモリを示してい
る。読み出し制御信号（OE（オーバーバー））43は上記
全てのメモリ46、47、48、49に同時的に供給され、書き
込み制御信号（WE（オーバーバー））は読み書き可能メ
モリ48、49にのみ供給される。読み出し専用メモリ46、
47からのデータの読み出し及び読み書き可能メモリ48、
49とのデータの入出力は全てのメモリ46乃至49に共通接
続されたデータバス（D1乃至DM）44を介してなされる。
上記複数のメモリ46乃至49からアクセスすべきメモリを
選択するにはアドレス信号（A1乃至An）農地の一部のビ
ットを用いてアドレスデコーダ45がアクセスすべきメモ
リを活性化する。

第５図は第４図に示されたメモリシステムのアドレス
マップを表しており、このアドレスマップからも明らか
なように読み出し専用メモリ46、47と読み書き可能メモ
リ48、49とは互いに異なるアドレス空間に設定されてい
る。これらのアドレス配置はアドレスデコーダ45のデー
コード方法に依存するので、各メモリ46乃至49のアドレ
スは重複しないようにデコードする必要がある。

［発明が解決しようとする問題点］ しかしながら、上記記録システムでは各読み出し専用
メモリ46、47と読み書き可能メモリ48、49とがそれぞれ
独自のアドレス空間を有しているので、読み出し専用メ
モリと読み書き可能メモリとの間でプログラムやデータ
の転送をしようとすると複雑なアドレス制御を実行しな
ければならないという問題点があった。

その結果、プログラムのデバッグやデータを頻繁に変
更しなければならない実験ではインサーキットエミュレ
ータを使用することが必要になり、更に、読み出し専用
メモリに記憶されているプログラムやデータを一旦読み
書き可能メモリに転送してからシステムのプログラムを
起動するコンピュータシステムに従来の記憶システムを
採用すると、読み出し専用メモリの全ての記憶内容を読
み書き可能メモリに転送するためにバンク切り替え方式
等によりアドレス空間を多重化して制御しなげればなら
ないこともあり、バンク切り替え方式を実行するための
制御回路が必要になり、コンピュータシステムの構成が
複雑になっていた。

従って、本発明の目的は読み出し専用メモリと読み書
き可能メモリとの間で容易に情報の転送が可能な半導体
記録装置を提供することである。

［問題点を解決するための手段］ 本発明は読み出し専用メモリのアドレス空間に配置可
能な読み書き可能メモリを提供できれば情報の転送が容
易になることに鑑みなされたものであり、アドレス信号
に基づき特定されるメモリセルに対して書き込み信号に
応答してデータを書き込み読み出し信号に応答してデー
タを読み出す半導体記憶装置において、上記書き込み信
号を所定数計数し該計数後にキャリー信号を発生させる
カウンタと、上記キャリー信号によりセットされるフリ
ップフロップと、該フリップフロップと上記カウンタと
をリセットさせるリセット手段と、上記フリップフロッ
プのリセット出力に応答して上記読み出し信号を無効化
する無効化手段と、上記読み出し信号の無効化状態を外
部に知らせる手段とを備えたことを特徴としている。

［発明の作用］ 上記構成に係る半導体記憶装置では、該記憶装置を読
み出し専用メモリと同一記憶空間に配置しておくと、リ
セット手段によるカウンタとフリップフロップとのリセ
ット後は本発明に係る半導体記憶装置を書き込み状態
に、読み出し専用メモリを読み出し状態に設定すること
ができる。従って、本発明に係る半導体記憶装置と読み
出し専用メモリとに同一アドレス信号を供給しつつ、所
定回、順次読み出し専用メモリから読み出したデータを
本発明に係る半導体記憶装置に書き込むことができ、デ
ータの転送を容易に行える。

［実施例］ 以下、本発明の実施例について説明する。

第１図は本発明の一実施例の構成を示すブロック図で
あり、メモリ選択入力端子１には半導体記憶装置を活性
化する信号（CS（オーバーバー））が供給され、書き込
み制御入力端子２には書き込み制御信号（WE（オーバー
バー））が供給される。これらの端子１、２はゲート６
に接続されており、ゲート６は２つの信号CS（オーバー
バー）とWE（オーバーバー）とが共に低レベルになると
高レベルの出力を発生させる。このゲート６の出力はｎ
ビットのカウンタ８のクロック入力と入出力制御回路17
とに供給されており、カウンタ８のｎビット目からのキ
ャリー信号19はRSフリップフロップ（F/F）10のセット
入力に供給される。RSフリップフロップ10の出力はバッ
ファ11を介してメモリ制御信号出力端子（Ｘ（オーバー
バー））12に供給されると共に、ゲート７にも供給され
る。このゲート７は無効化手段を構成しており、上記メ
モリ制御信号出力端子12に現れる信号Ｘは読み出し信号
の無効化状態を外部に知らせる信号になる。

RSフリップフロップ10とカウンタ８とのリセット入力
には電源の立ち上がり時に動作するリセット手段として
のリセット発生回路９からのリセット信号が供給され、
このリセット信号によりリセットされる。

本実施例の半導体記憶装置にはアドレス信号A1乃至An
が印可されるアドレス端子群５を有しており、アドレス
信号A1乃至Anはアドレス入力バッファ13を介してＸデコ
ーダ14とＹデコーダ15とに供給されてメモリセル16の選
択を行う。入出力制御回路17は選択されたメモリセル16
とｍ本のデータ入出力端子18とのインタフェースを制御
し、ゲート６の出力が高レベルなら入出力制御回路17は
メモリセル16への書き込みを、ゲート７の出力が高レベ
ルならメモリセル16からのデータの出力を可能にする。

かかる構成の半導体記憶装置は供給電源が立ち上がる
とリセット発生回路９が動作してカウンタ８とRSフリッ
プフロップ10とをリセットする。このフリップフロップ
10の出力Ｑはゲート７に接続されているので、ゲート７
は以後、読み出し制御入力端子４に現れる信号（OE（オ
ーバーバー））を無視することになる。上述のようにメ
モリ選択入力端子１と書き込み制御入力端子２とが同時
的に低レベルに移行するとゲート６は高レベルの出力を
発生させるので、この出力信号を２のｎ乗個計数すると
カウンタ８からキャリー信号19が発生してフリップフロ
ップ10をセットし、ゲート７を外部から供給される読み
出し要求に対して活性可能にする。従って、カウンタ８
がリセットされてからキャリー信号19が出力されるまで
の間はメモリセル166に対する読み出し要求は禁止され
ることになり、かかる読み出し禁止状態はメモリ制御出
力端子12に高レベル信号が現れるので外部から知ること
ができる。

第２図は本実施例に係る半導体記憶装置を含むシステ
ム構成を示すブロック図であり、第１図に示されている
半導体記憶装置は第２図中参照番号28の読み書き可能メ
モリとして示されている。第２図に示されているシステ
ムでは読み出し専用メモリ27と読み書き可能メモリ28と
は同一のアドレス空間上に配置されており、メモリの選
択信号はアドレスバス21の一部をアドレスデコーダ25に
接続し、アドレス信号の一部ビットをデコードして選択
を行っている。読み書き可能メモリ28のメモリ制御出力
（第１図のＸ（オーバーバー）に相当）29はゲート26に
供給され、ゲート26はメモリ制御出力29が高レベルの間
は読み出し専用メモリ27への選択信号を有効にし、メモ
リ制御信号29が低レベルの間は読み出し専用メモリ27の
選択を禁止する。

かかる構成の記憶システムでは、電源が供給されてメ
モリ制御信号29が一定期間高レベルになっていると読み
書き可能メモリ28は書き込みモードで機能し、しかも読
み出し専用メモリ27は選択可能なので、アドレス信号に
対応する読み出し専用メモリ27のアドレスから読み出さ
れたデータを読み書き可能メモリの同じアドレスに書き
込むことができる。こうして２のｎ乗回のデータの転送
が終了すると、メモリ制御信号29が低レベルになるの
で、読み出し専用メモリ27の選択は禁止され、読み出し
専用メモリ27はシステムから切り離された状態になる。
従って、読み出し専用メモリ27の記憶容量と読み書き可
能メモリ28の記憶容量と、即ちアドレス端子の本数をｎ
としたとき、カウンタ８のビット数もｎに設定するなら
データのコピーを容易に実行することができる。

第３図（Ａ）乃至（Ｃ）は本実施例を使用した他のシ
ステム構成例を示しており、第１図に示されている半導
体記憶装置は読み書き可能メモリ32に対応している。本
システム構成例では読み出し専用メモリ31と読み書き可
能メモリ32との端子は完全に対応しているので、これら
を重ね合わして使用することができる。このように重ね
合わせて使用する場合には、クリップ33で互いに固定す
る。また、読み書き可能メモリ32のメモリ制御出力端子
39からの信号（Ｘ（オーバーバー））でメモリ31への選
択信号をゲート38で制御する。読み出し専用メモリ31の
メモリ制御入力端子34はプルアップ抵抗37により高レベ
ルに吊られている。メモリ制御入力端子34はCS（オーバ
ーバー）信号と逆極性のCS信号と等価であり、入力が内
部でプルアップされていると考えることができる。

［発明の効果］ 以上説明してきたように、本発明では、書き込み信号
を所定数計数し該計数後にキャリー信号を発生させるカ
ウンタと、上記キャリー信号によりセットされるフリッ
プフロップと、該フリップフロップと上記カウンタとを
リセットさせるリセット手段と、上記フリップフロップ
のリセット出力に応答して上記読み出し信号を無効化す
る無効化手段と、上記読み出し信号の無効化状態を外部
に知らせる手段とを備えて構成したので、本発明に係る
半導体記憶装置を読み出し専用メモリと同一の記憶空間
に配置することができ、本発明に係る半導体記憶装置と
読み出し専用メモリとの間で容易にデータの転送を行う
ことができる。

従って、プログラムのデバッグやデータを頻繁に変更
しなければならない実験をインサーキットエミュレータ
を使用することなく容易に実行でき、更に、読み出し専
用メモリに記憶されているプログラムやデータを一旦読
み書き可能メモリに転送してからシステムのプログラム
を起動するコンピュータシステムに採用すると、システ
ムの起動を簡単な構成で容易に行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、 第２図は一実施例を使用したシステム構成を示すブロッ
ク図、 第３図（Ａ）は一実施例を使用した他のシステム構成を
示す斜視図、 第３図（Ｂ）乃至第３図（Ｃ）は第３図（Ａ）の記憶装
置の内部回路の一部とそれぞれ示すブロック図、 第４図は従来例の構成を示すブロック図、 第５図はメモリシステムのアドレスマップを示すブロッ
ク図である。 ２……書き込み制御信号、 ４……読み出し制御信号、 ７……ゲート（無効化手段）、 ８……カウンタ、 ９……リセット発生回路（リセット手段）、 10……フリップフロップ、 12……メモリ制御出力端子。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】アドレス信号に基づき特定されるメモリセ
   ルに対して書き込み信号に応答してデータを書き込み、
   読み出し信号に応答してデータを読み出す半導体記憶装
   置において、 上記書き込み信号を所定数計数し該計数後にキャリー信
   号を発生させるカウンタと、 上記キャリー信号によりセットされるフリップフロップ
   と、 該フリップフロップと上記カウンタとをリセットさせる
   リセット手段と、 上記フリップフロップのリセット出力に応答して上記読
   み出し信号を無効化する無効化手段と、 上記読み出し信号の無効化状態を外部に知らせる手段と
   を備えたことを特徴とする半導体記憶装置。