JPS5954098A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5954098A JPS5954098A JP57164473A JP16447382A JPS5954098A JP S5954098 A JPS5954098 A JP S5954098A JP 57164473 A JP57164473 A JP 57164473A JP 16447382 A JP16447382 A JP 16447382A JP S5954098 A JPS5954098 A JP S5954098A
- Authority
- JP
- Japan
- Prior art keywords
- address
- refresh
- terminal
- counter
- address counter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は記憶装置に係り、特にダイナミ、り型のリフレ
ッシュ制御回路に関するものである。
ッシュ制御回路に関するものである。
コンピュータの主記憶装置に使われるＩＣメモリは、そ
のビット単価の安さゆえ、ダイナミ、り型が主として利
用されて米た。ところが、ダイナミック型のものは、そ
の回路の構成上、リフレッシュ操作を欠かすことが出来
ない。このことは、す７し、シー制御端子をメモリＩＣ
とは別に必要とし、小規模の記憶装置では価格上、また
製電設計上問題であった。この点を改善するため、メモ
リＩＣの内部にリフレ、シュ回路を内蔵したＩＣが開発
されている。このメモリＩＣでは、す７レツシ、制御端
子を設け、この端子にパルスを与えることにより工Ｃ内
部のり７レツシユカウンタをインクリメントさせてり７
し、シ！Ｌを行なわせたり（オート・す７し、シ＆）、
この端子？６るレベルに保つ事で自動的にり７し、シー
サイクル時開門に内部リフレッシュカウンタをインクリ
メントさせ、リフレッシュが行なわれる（セルフ・す７
し、シュ）様な回路が内蔵されている。
のビット単価の安さゆえ、ダイナミ、り型が主として利
用されて米た。ところが、ダイナミック型のものは、そ
の回路の構成上、リフレッシュ操作を欠かすことが出来
ない。このことは、す７し、シー制御端子をメモリＩＣ
とは別に必要とし、小規模の記憶装置では価格上、また
製電設計上問題であった。この点を改善するため、メモ
リＩＣの内部にリフレ、シュ回路を内蔵したＩＣが開発
されている。このメモリＩＣでは、す７レツシ、制御端
子を設け、この端子にパルスを与えることにより工Ｃ内
部のり７レツシユカウンタをインクリメントさせてり７
し、シ！Ｌを行なわせたり（オート・す７し、シ＆）、
この端子？６るレベルに保つ事で自動的にり７し、シー
サイクル時開門に内部リフレッシュカウンタをインクリ
メントさせ、リフレッシュが行なわれる（セルフ・す７
し、シュ）様な回路が内蔵されている。
しかしながら、前記の様な回路では、通常の外部よりア
ドレス入力端子を通じてり７レツシーを行なわせる操作
と、リフレッシュ制御端子にょろりフレッシュを共存さ
せようとすると、外部リフレッシュアドレスカウンタと
、ＩＣ内部のリフレッシュアドレスカウンタにズレが生
じ、リフレッシユ周期が規格を越える恐れがあった。
ドレス入力端子を通じてり７レツシーを行なわせる操作
と、リフレッシュ制御端子にょろりフレッシュを共存さ
せようとすると、外部リフレッシュアドレスカウンタと
、ＩＣ内部のリフレッシュアドレスカウンタにズレが生
じ、リフレッシユ周期が規格を越える恐れがあった。
本発明の目的は、外部リフレッシュアドレスカウンタと
ＩＣ内部リフレッシュアドレスカウンタとにズレが生じ
ない様にした記憶装置を提供することにある。
ＩＣ内部リフレッシュアドレスカウンタとにズレが生じ
ない様にした記憶装置を提供することにある。
本発明は、す７し、シー制御端子と、内部にリフレッシ
ュアドレスカウンタとを持チ、前記リフレッシュ制御端
子が非選択で且つ内部のリフレッシュアドレスラインを
選択する第１のクロックが選択され、さらに書込み読出
しを可能にする第２のクロ、りが非選択であるとき、ア
ドレス入力端子に与えられているアドレス情報を前記リ
フレッシュアドレスカウンタにセットする手段を設けた
事１に特徴とする記憶装置にある。
ュアドレスカウンタとを持チ、前記リフレッシュ制御端
子が非選択で且つ内部のリフレッシュアドレスラインを
選択する第１のクロックが選択され、さらに書込み読出
しを可能にする第２のクロ、りが非選択であるとき、ア
ドレス入力端子に与えられているアドレス情報を前記リ
フレッシュアドレスカウンタにセットする手段を設けた
事１に特徴とする記憶装置にある。
本発明によれば、外部り７し、シーアドレスカウンタの
内容はＩＣ内部のりフレッシュアドレスカウンタに伝え
られ、リフレッシュアドレスのズレを生じなくすること
ができる◎ 〔実施例の説明〕 次に本発明について図面を参照して詳細に説明する。
内容はＩＣ内部のりフレッシュアドレスカウンタに伝え
られ、リフレッシュアドレスのズレを生じなくすること
ができる◎ 〔実施例の説明〕 次に本発明について図面を参照して詳細に説明する。
第１図は、通常の１６ピン・タイプの６４にと、トのメ
モリＩＣのピン配置であう、第１ビンにはりフレッシュ
機能（オート拳リフレッシュとセルフ・す７レツシー）
を持たせである。この第１ピンとは左側の一番上のリフ
レッシュ端子ＲＥＦのことである◎ このリフレッシュ端子ＲＥＦの機能は、このピンに負論
理パルスが与えられるとＩＣ内部のりフレウシ−アドレ
スカウンタが自動的にインクリメントされ、同時に相当
するロウ（ＲＯＷ）アドレスがリフレッシュされる（オ
ートφ・リフレッシュ）。
モリＩＣのピン配置であう、第１ビンにはりフレッシュ
機能（オート拳リフレッシュとセルフ・す７レツシー）
を持たせである。この第１ピンとは左側の一番上のリフ
レッシュ端子ＲＥＦのことである◎ このリフレッシュ端子ＲＥＦの機能は、このピンに負論
理パルスが与えられるとＩＣ内部のりフレウシ−アドレ
スカウンタが自動的にインクリメントされ、同時に相当
するロウ（ＲＯＷ）アドレスがリフレッシュされる（オ
ートφ・リフレッシュ）。
又、このリフレッシュ端子ＲＥＦ”ｅ低レベルに保った
ままにすると、内部タイマーが働き約１６μＳ毎（１２
８ＸのＲＯＷアドレスがあるのでリフレッシュ時間２ｍ
ｓに相当）にリフレッシュアドレスカウンタがインクリ
メントされ、同時に相当するＲＯＷアドレスがりフレッ
シュされる（セルフ・リフレッシュ）。
ままにすると、内部タイマーが働き約１６μＳ毎（１２
８ＸのＲＯＷアドレスがあるのでリフレッシュ時間２ｍ
ｓに相当）にリフレッシュアドレスカウンタがインクリ
メントされ、同時に相当するＲＯＷアドレスがりフレッ
シュされる（セルフ・リフレッシュ）。
−１、リフレッシュ端子ＲＥ Ｆが非選択（高レベル）
のときは、外部リフレッシュアドレスカウンタの内８に
アドレス入力に与えロウアドレスストローブクロックで
選択するリフレッシュ（ロウアドレスストローブオンリ
リフレッシュ）全使おうとすると、ＩＣ内部り７し、シ
ュカウンタと外部す７し、シュアドレスカウンタには繋
りがなく、最悪の場合リフレッシュ時間が２倍（４ｍｓ
）まで伸びることになり、メモＩＪＩｃの正常動作は期
待できない。
のときは、外部リフレッシュアドレスカウンタの内８に
アドレス入力に与えロウアドレスストローブクロックで
選択するリフレッシュ（ロウアドレスストローブオンリ
リフレッシュ）全使おうとすると、ＩＣ内部り７し、シ
ュカウンタと外部す７し、シュアドレスカウンタには繋
りがなく、最悪の場合リフレッシュ時間が２倍（４ｍｓ
）まで伸びることになり、メモＩＪＩｃの正常動作は期
待できない。
５一
本発明の実施例では、このリフレッシュ機能付きのメモ
リに対して、リフレッシ一端子ＲＥＦが非選択（高レベ
ル）の時にカラムアドレスストローブクロ、りが非選択
（高レベル）のまま、ロウアドレスストローブクロック
が入ると、現在与えられているＲＯＷアドレスがリフレ
ッシュされると同時に、このアトｌ／スがＩＣ内部リフ
レッシュアドレスカウンタにセットされる（口）路をも
っている０不回路により、次のサイクルでリフレッシュ
端子ＲＥＦが選択され、ＩＣ内部のリフレッシュアドレ
スカウンタによるリフレッシュが始まると、す７し、シ
ュアドレスの情報は外部１１フレ、ソシュアドレスの情
報を引き継いだものでちゃ、リフレッシュアドレスのズ
レは生じず、メモリＩＣの正常動作を続行することが出
来る。
リに対して、リフレッシ一端子ＲＥＦが非選択（高レベ
ル）の時にカラムアドレスストローブクロ、りが非選択
（高レベル）のまま、ロウアドレスストローブクロック
が入ると、現在与えられているＲＯＷアドレスがリフレ
ッシュされると同時に、このアトｌ／スがＩＣ内部リフ
レッシュアドレスカウンタにセットされる（口）路をも
っている０不回路により、次のサイクルでリフレッシュ
端子ＲＥＦが選択され、ＩＣ内部のリフレッシュアドレ
スカウンタによるリフレッシュが始まると、す７し、シ
ュアドレスの情報は外部１１フレ、ソシュアドレスの情
報を引き継いだものでちゃ、リフレッシュアドレスのズ
レは生じず、メモリＩＣの正常動作を続行することが出
来る。
第２図は不発明の実施例全示すプロ、り図である◎この
図において、ｌはメモリＩＣのセルマトリクス、２はロ
ウ（ＲＯＷ）アドレスデコーダ、３はカラム（ＣＯＬＵ
ＭＮ）アドレスデコーダ、４はアドレス人カバッ７了回
路、５は出力回路、６Ｖ′ｉ６− リフレヅシ＝アドレスカウンタ、７はリフレッシュアド
レスセット回路、８はり７し、シュアドレスの出力回路
である。
図において、ｌはメモリＩＣのセルマトリクス、２はロ
ウ（ＲＯＷ）アドレスデコーダ、３はカラム（ＣＯＬＵ
ＭＮ）アドレスデコーダ、４はアドレス人カバッ７了回
路、５は出力回路、６Ｖ′ｉ６− リフレヅシ＝アドレスカウンタ、７はリフレッシュアド
レスセット回路、８はり７し、シュアドレスの出力回路
である。
説明の都合上、リード／ライト（ＲＥＡＤ／ＷＲＩＴＥ
）端子、データ入力端子およびそれらに付随する回路は
省略しである〇 今、す７し、シュ端子ＲＥＦが非選択（高レベル）の時
、ロウアドレスストローブクロ、り、カラムアドレスス
トローブクロ、りが選択される（低レベル）ト、アドレ
ス人力バッファ４によりＲＯＷアドレス、ＣＯＬＵＭＮ
アドレスがラッチされ、それぞれＲＯＷアドレステコー
ダ２．ＣＯＬＵ−ＭＮアドレスデコーダ３Ｖｃ送られセ
ルマトリクスから１ビット選択し、書込み又は読出し操
作全行なう。次にりフレッシュ端子ＲＥＦおよびカラム
アドレスストローブクロ、りが非選択でロウアドレスス
トローブクロックのみ選択された時は、アドレス人力バ
ッファはＲＯＷアドレスのみう、チし、ＣＯＬＵＭＮア
ドレスは選択しない。又、リフレッシュアドレスセｖ）
回路７が起動し、ＲＯＷアドレス嘴報ハリフレッシュア
ドレスカクンタ６に取り込まれる。さらにＲＯＷアドレ
ス情報はＲＯＷアドレスデコーダ２に与えられ、相当す
るＲＯＷアドレスラインがリフレッシュされる（ロウア
ドレスストロープオンリリフレ、シュ）。次にロウ及び
カラムアドレスストローブが共に選択される書込読出し
サイクルが米でもり７し、シュアドレスカウンタにラッ
チされた内容は変化しないＯ 一方、リフレッシュ端子ＲＥＦが選択された場合、リフ
レッシュアドレスカウンタ６の内容はインクリメントさ
れ、リフレッシュアドレス出力回路８を経てＲＯＷアド
レスデコーダ２１Ｃ供給され、相当するＲＯＷアドレス
ラインがリフレッシュされる◎もし、リフレッシュアド
レスカウンタにロウアドレスストロープオンリリフレ、
シュのアドレス情報が入っていれば、このオンリリフし
、シ具でなされた次のＲＯＷアドレスをリフレッシュす
ることになり、このオンリリフレッシュからり７し、シ
ュ端子ＲＥＦによるリフレッシュへの移行時のリフレッ
シュアドレスのズレは全くなくなる◇ 尚、第１図におけるメモリＩＣは、デュアル・イン・ラ
イン型のパッケージを有し、左右側１ｃはリフレッシュ
端子ＲＥＦ、データイン端子Ｄｌｎ１ライトイネーブル
端子ＷＥ、ロウアドレスストローブ端子ＲＡＳ、カラム
アドレススト四−プ端子ＣＡＳ、データアウト端子り。
）端子、データ入力端子およびそれらに付随する回路は
省略しである〇 今、す７し、シュ端子ＲＥＦが非選択（高レベル）の時
、ロウアドレスストローブクロ、り、カラムアドレスス
トローブクロ、りが選択される（低レベル）ト、アドレ
ス人力バッファ４によりＲＯＷアドレス、ＣＯＬＵＭＮ
アドレスがラッチされ、それぞれＲＯＷアドレステコー
ダ２．ＣＯＬＵ−ＭＮアドレスデコーダ３Ｖｃ送られセ
ルマトリクスから１ビット選択し、書込み又は読出し操
作全行なう。次にりフレッシュ端子ＲＥＦおよびカラム
アドレスストローブクロ、りが非選択でロウアドレスス
トローブクロックのみ選択された時は、アドレス人力バ
ッファはＲＯＷアドレスのみう、チし、ＣＯＬＵＭＮア
ドレスは選択しない。又、リフレッシュアドレスセｖ）
回路７が起動し、ＲＯＷアドレス嘴報ハリフレッシュア
ドレスカクンタ６に取り込まれる。さらにＲＯＷアドレ
ス情報はＲＯＷアドレスデコーダ２に与えられ、相当す
るＲＯＷアドレスラインがリフレッシュされる（ロウア
ドレスストロープオンリリフレ、シュ）。次にロウ及び
カラムアドレスストローブが共に選択される書込読出し
サイクルが米でもり７し、シュアドレスカウンタにラッ
チされた内容は変化しないＯ 一方、リフレッシュ端子ＲＥＦが選択された場合、リフ
レッシュアドレスカウンタ６の内容はインクリメントさ
れ、リフレッシュアドレス出力回路８を経てＲＯＷアド
レスデコーダ２１Ｃ供給され、相当するＲＯＷアドレス
ラインがリフレッシュされる◎もし、リフレッシュアド
レスカウンタにロウアドレスストロープオンリリフレ、
シュのアドレス情報が入っていれば、このオンリリフし
、シ具でなされた次のＲＯＷアドレスをリフレッシュす
ることになり、このオンリリフレッシュからり７し、シ
ュ端子ＲＥＦによるリフレッシュへの移行時のリフレッ
シュアドレスのズレは全くなくなる◇ 尚、第１図におけるメモリＩＣは、デュアル・イン・ラ
イン型のパッケージを有し、左右側１ｃはリフレッシュ
端子ＲＥＦ、データイン端子Ｄｌｎ１ライトイネーブル
端子ＷＥ、ロウアドレスストローブ端子ＲＡＳ、カラム
アドレススト四−プ端子ＣＡＳ、データアウト端子り。
ｕｔ’アドレス端子ＡＯ、ＡＩ ＩＡ２．Ａ３ 、
Ａ４．Ａ５．Ａ６ 。
Ａ４．Ａ５．Ａ６ 。
Ａ７ 、を源端子ｖｃｃ、接地端子ＧＮＤを有している
。これら端子に入力される信号が高レベルから低レベル
になったときＩＣ′ｍ能しうるように設計されている端
子は、前記端子のうち、す７し、シ一端子ＲＥＦ、ライ
トイネーブル端子ＷＥ、カラムアドレスストローブ端子
ＣＡＳ％四つアドレスストロープ端子ＲＡＳである〇 〔発明の効果〕 本発明によれば、以上説明した様に、す７レヴシユ機能
を持つダイナミ、クメそりＩＣにおいて、リフレッシュ
端子が非選択で、第１のクロックが９− 選択、第２のクロックが非選択のとき、アドレス情報を
ＩＣ内部のリフレッシュアドレスカウンタにセットする
機能を持たせることにエリ、リフレ、シュ端子が非選択
から選択に移る時に生じるリフレッシュ時間の伸長を回
避できるという効果が得られる。
。これら端子に入力される信号が高レベルから低レベル
になったときＩＣ′ｍ能しうるように設計されている端
子は、前記端子のうち、す７し、シ一端子ＲＥＦ、ライ
トイネーブル端子ＷＥ、カラムアドレスストローブ端子
ＣＡＳ％四つアドレスストロープ端子ＲＡＳである〇 〔発明の効果〕 本発明によれば、以上説明した様に、す７レヴシユ機能
を持つダイナミ、クメそりＩＣにおいて、リフレッシュ
端子が非選択で、第１のクロックが９− 選択、第２のクロックが非選択のとき、アドレス情報を
ＩＣ内部のリフレッシュアドレスカウンタにセットする
機能を持たせることにエリ、リフレ、シュ端子が非選択
から選択に移る時に生じるリフレッシュ時間の伸長を回
避できるという効果が得られる。
第１図は本発明の詳細な説明を容易にするための第１ピ
ンリフレ、シー機能を有する６４にと、トメモリＩＣの
ビン配置図、第２図は本発明の実施例の記憶装置を示す
プロ、り図である。 尚、図において、１・・・・・・メモリセルマトリクス
、２・・・・・・ロウ（ＲＯＷ）アドレスデユーダ、３
・・・・・・コロン（ＣＯＬＵＭＮ）アドレスデコーダ
、４・・・・・・アドレスバッファ、５・・・・・・出
力回路、６・・・・・・リフレ、シュアドレスカウンタ
、７・・・・・・リフレヅシュアドレスセット回路、８
・・・・・・リフレッシュアドレス出力回路、ＲＥＦ・
・・・・・す７し、シ一端子、Ｄｉｎ・・・・・・デー
タイン端子、Ｄｏｕｔ・・・・・・データアウト端子、
＝１０− ＷＥ・・・・・・ライトイネーブル端子、ＲＡＳ・旧・
・ロウアドレスストローブ端子、ＣＡＳ・・・・・・カ
ラムアドレスストローブ端子、ｖｃｏ・・・・・・聾、
源端子、ＧＮＤ・・・・・・接地端子、ＡＯ，Ａ１．Ａ
２．Ａ３．Ａ４゜Ａ５ 、Ａ６ 、Ａ７・・・・・・ア
ドレス端子。 代理人 弁理士 内 原 音１１− 第１図
ンリフレ、シー機能を有する６４にと、トメモリＩＣの
ビン配置図、第２図は本発明の実施例の記憶装置を示す
プロ、り図である。 尚、図において、１・・・・・・メモリセルマトリクス
、２・・・・・・ロウ（ＲＯＷ）アドレスデユーダ、３
・・・・・・コロン（ＣＯＬＵＭＮ）アドレスデコーダ
、４・・・・・・アドレスバッファ、５・・・・・・出
力回路、６・・・・・・リフレ、シュアドレスカウンタ
、７・・・・・・リフレヅシュアドレスセット回路、８
・・・・・・リフレッシュアドレス出力回路、ＲＥＦ・
・・・・・す７し、シ一端子、Ｄｉｎ・・・・・・デー
タイン端子、Ｄｏｕｔ・・・・・・データアウト端子、
＝１０− ＷＥ・・・・・・ライトイネーブル端子、ＲＡＳ・旧・
・ロウアドレスストローブ端子、ＣＡＳ・・・・・・カ
ラムアドレスストローブ端子、ｖｃｏ・・・・・・聾、
源端子、ＧＮＤ・・・・・・接地端子、ＡＯ，Ａ１．Ａ
２．Ａ３．Ａ４゜Ａ５ 、Ａ６ 、Ａ７・・・・・・ア
ドレス端子。 代理人 弁理士 内 原 音１１− 第１図
Claims (1)
- り７し、シー制御端子と、複数のアドレス端子と、前記
アドレス端子に与えられるアドレス情報をう、チさせ前
記アドレス情報に対応するり７し、シュアドレスライン
を選択する第１のクロック端子と、書込みおよび読出し
を可能にする第２のクロ、り端子とを持つダイナミ、り
型の記憶装置において、す７し、シュアドレスカウンタ
を内蔵し、前記り７し、シュ制御端子に非選択信号が与
えられ前記第１のクロ、り端子に選択信号が与えられ前
記第２のクロ、り端子が非選択である時、前記アドレス
端子に与えられたアドレス情報が前記り７し、シュアド
レスカウンタにう、チされるように構成されていること
ｔ−特徴とする記憶装置〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164473A JPS5954098A (ja) | 1982-09-21 | 1982-09-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164473A JPS5954098A (ja) | 1982-09-21 | 1982-09-21 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5954098A true JPS5954098A (ja) | 1984-03-28 |
Family
ID=15793842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164473A Pending JPS5954098A (ja) | 1982-09-21 | 1982-09-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954098A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313500U (ja) * | 1986-07-10 | 1988-01-28 | ||
| JPS6320798A (ja) * | 1986-07-14 | 1988-01-28 | Pfu Ltd | リフレツシユ自動切替制御方式 |
| US4756680A (en) * | 1983-11-29 | 1988-07-12 | Kabushiki Kaisha Kobe Seiko Sho | Apparatus for high efficiency hot isostatic pressing |
-
1982
- 1982-09-21 JP JP57164473A patent/JPS5954098A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4756680A (en) * | 1983-11-29 | 1988-07-12 | Kabushiki Kaisha Kobe Seiko Sho | Apparatus for high efficiency hot isostatic pressing |
| JPS6313500U (ja) * | 1986-07-10 | 1988-01-28 | ||
| JPS6320798A (ja) * | 1986-07-14 | 1988-01-28 | Pfu Ltd | リフレツシユ自動切替制御方式 |
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