JPH0799619B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0799619B2
JPH0799619B2 JP1340228A JP34022889A JPH0799619B2 JP H0799619 B2 JPH0799619 B2 JP H0799619B2 JP 1340228 A JP1340228 A JP 1340228A JP 34022889 A JP34022889 A JP 34022889A JP H0799619 B2 JPH0799619 B2 JP H0799619B2
Authority
JP
Japan
Prior art keywords
address strobe
strobe signal
level
input circuit
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1340228A
Other languages
English (en)
Other versions
JPH03203091A (ja
Inventor
真人 諏訪
博司 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP1340228A priority Critical patent/JPH0799619B2/ja
Priority to US07/629,727 priority patent/US5157630A/en
Priority to DE4041408A priority patent/DE4041408A1/de
Publication of JPH03203091A publication Critical patent/JPH03203091A/ja
Publication of JPH0799619B2 publication Critical patent/JPH0799619B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はDRAM等の半導体記憶装置に関するものであ
る。
〔従来の技術〕
第３図は従来のDRAMの全体構成を示すブロック図であ
る。同図において、１はメモリセルアレイであり、メモ
リセル（図示せず）がマトリクス状に配置され、行単位
にワード線（図示せず）、列単位にビット線（図示せ
ず）に接続されている。ワード線の選択はロウデコーダ
2,ビット線の選択はコラムデコーダ３により行われる。
ロウデコーダ２はアドレスバッファ４から取込んだ行ア
ドレス信号RA0〜RA9に基づき、▲▼入力回路10よ
り得られる内部行アドレスストローブ信号int▲
▼のタイミングでワード線の選択を行う。一方、コラム
デコーダ３は列アドレス信号CA0〜CA9に基づき、▼
▼入力回路12より得られる内部列アドレスストローブ
信号int▲▼のタイミングでI/Oゲート５を選択的
にオンさせ、入力バッファ６あるいは出力バッファ７と
ビット線とを電気的に接続する。
アドレスバッファ４は、内部信号int▲▼,int▼
▼のタイミングに基づき、通常時に外部アドレス
信号A0〜A10を取込み、行アドレス信号RA0〜RA9及び列
アドレス信号CA0〜CA9をそれぞれロウデコーダ２及びコ
ラムデコーダ３に出力するとともに、リフレッシュ時
に、リフレッシュカウンタ８より出力される内部アドレ
スQ0〜Q9を取込み、行アドレス信号RA0〜RA9をロウデコ
ーダ２に出力する。リフレッシュコントローラ９は内部
行アドレスストローブ信号int▲▼のタイミング
に基づき、リフレッシュカウンタ８より内部アドレスQ0
〜Q9を発生させる。
I/Oゲート５と入力バッファ６及び出力バッファ７との
間で行われるデータの授受は最大８ビット単位で行われ
るが、通常時はI/Oコントローラ11の制御下で４ビット
単位で行われる。I/Oコントローラ11は、アドレスバッ
ファ４から得られる行アドレス信号RA10及び列アドレス
信号CA10に基づき、▲▼入力回路13から出力される
内部書込み制御信号int▲▼がＨレベルの時（読出
し時）、出力バッファ７に取込まれた４ビットデータの
うちの１つを、出力データDoutとして出力し、信号int
▲▼がＬレベルの時（書込み時）、入力データDin
を入力バッファ６内の所定のデータ線に取込んでいる。
▲▼入力回路10,▲▼入力回路12及び▲
▼入力回路13は、後に詳述するが、外部より得られる
信号▲▼，▲▼及び▲▼を、バッファ
リングして内部信号int▲▼,int▲▼及びi
nt▲▼を出力する。
テストモードコントローラ14は、内部信号int▲
▼,int▲▼及びint▲▼に基づき、活性／非
活性が制御され、活性状態時にコラムデコーダ3,入力バ
ッファ６及び出力バッファ７にＬレベルのテスト信号▲
▼を与えることにより、テスト動作を行う。コラム
デコーダ３は、Ｌレベルのテスト信号▲▼を得る
と、列アドレスCA0を無視してデコードを行う。その結
果、I/Oゲート５と入力バッファ６及び出力バッファ７
とのデータの授受は通常時の倍となり８ビット単位で行
われる。また、入力バッファ６及び出力バッラ７は、Ｌ
レベルのテスト信号▲▼が与えられると、所定の順
序で８ビット単位のデータの読書きが行えるように動作
する。つまり、テストモードコントローラ14からＬレベ
ルのテスト信号▲▼が出力されると、自動的に８つ
のメモリセルに対するテスト動作が行われる。
テストモードコントローラ14は、int▲▼信号及
びint▲▼信号を取込み、第４図に示すように、
内部信号int▲▼の立下り時刻t1に内部信号int▲
▼及び内部信号int▲▼が共にＬレベルの
時、テストモードであると認識し、テスト開始信号▲
▼を立下げて活性状態となり、テスト信号▲▼を
Ｌレベルに設定することによりテスト動作を行う。そし
て、第５図に示すように、内部信号int▲▼の立
下り時刻t2に、信号int▲▼がＬレベル、信号int
▲▼がＨレベルの時、テストモード解除指令を認識
し、テストリセット信号▲▼を立下げることにより
非活性状態となり、信号▼▼をＨレベルに設定する
ことにより、テスト動作を終了する。なお、第５図で示
したタイミングは▲▼before▲▼リフレッ
シュサイクルのタイミングでもある。
第６図は▲▼入力回路10の内部を示した回路図で
ある。同図に示すように、外部信号▲▼がCMOSイ
ンバータ20の入力部N1に取込まれる。インバータ20は、
基本的に電源VCC、接地間に接続され、入力部N1をそれ
ぞれゲートに接続したPMOSトランジスタQ1及びNMOSトラ
ンジスタQ2によるCMOS構成となるが、加えて、トランジ
スタQ1のソースと電源VCCとの間にPMOSトランジスタQ3
を介挿し、出力部N2と接地レベル間に、NMOSトランジス
タQ4を介挿している。これらのトランジスタQ3,Q4のゲ
ートには共通に制御信号が与えられる。このように構
成すると、制御信号をＬレベルにして、トランジスタ
Q3/Q4をオン／オフさせることにより、インバータを活
性状態とし、制御信号をＨレベルにして、トランジス
タQ3/Q4をオフ／オンさせることにより、インバータを
非活性状態に制御することができる。
インバータ20の出力部N2は、次段のインバータ21の入力
部N3に接続させる。インバータ21は電源VCC，接地間に
設けられ、入力部N3をそれぞれのゲートに接続したPMOS
トランジスタQ5及びNMOSトランジスタQ6によるCMOS構成
となっている。このインバータ21の出力部N4より得られ
る信号が内部行アドレスストローブ信号int▲▼
となる。なお、出力部N4をゲート入力とし、電源VCC，
入力部N3間に介挿されたPMOSトランジスタQ7は、入力部
N3の急速充電用のトランジスタである。
インバータ20の閾値電圧Vthは、PMOSトランジスタQ1とN
MOSトランジスタQ2とのチャネル等のトランジスタ特性
の比により決定し、外部信号▲▼が閾値電圧Vth
より高いと、出力部N2より得られるインバータ20の出力
はＬレベルとなるため内部信号int▲▼はＨレベ
ルとなり、外部信号▲▼が閾値電圧Vthより低い
と、インバータ20の出力はＨレベルとなるため内部信号
int▲▼はＬレベルとなる。
また、▲▼入力回路12,▲▼入力回路13の回
路構成も、第６図で示した▲▼入力回路10と同一
であり、インバータ20に対応する初段のインバータの閾
値電圧も、入力レベルマージンに差が出ないように、通
常、▲▼入力回路10のインバータ20の閾値電圧V
thと同一の値に設定される。
〔発明が解決しようとする課題〕
従来のDRAMは以上のように構成されており、▲▼
入力回路10,▲▼入力回路12及び▲▼入力回
路13の入力回路の入力閾値電圧は、同一の閾値電圧Vth
に設定されていた。しかしながら、外部より得られる行
アドレスストローブ信号▲▼，列アドレスストロ
ーブ信号▲▼及び書込み制御信号▲▼の信号
レベルが、▲▼入力回路10,▲▼入力回路1
2及び▲▼入力回路13の初段のインバータの入力閾
値電圧Vth近傍を変化する場合、次のような不都合が生
じる。すなわち、製造プロセスのバラツキ具合により、
▲▼入力回路10の入力閾値電圧Vthが、▲
▼入力回路12及び▲▼入力回路13の入力閾値電圧V
thよりわずかでも低く設定されていると、CAS入力回路1
2及び▲▼入力回路13の入力閾値電圧Vthより低く、
▲▼入力回路の入力閾値電圧Vthより高い同一電
位をＨレベルとした外部信号▲▼，▲▼，
▲▼が入力されると、内部信号int▲▼,int
▲▼がＬレベル、内部信号int▲▼がＨレベ
ルとなるため、内部信号int▲▼がＬレベルに立
下った時に、第４図の時刻t1の情況が起こり、誤ってメ
モリセルテスト動作が実行されてしまう。
上記した情況は、▲▼入力回路10,▲▼入
力回路12及び▲▼入力回路13における外部信号▲
▼，▲▼及び▲▼の信号レベルに対する
動作マージンをテストする場合等に起こり得る。動作マ
ージンテスト等のテスト実行時に、一度、メモリセルテ
スト動作が開始されると、リセット動作を行うか、電源
をOFFする等しない限り、該メモリセルテスト動作は中
止されないため、動作マージンのテスト等において正し
いテスト結果を得ることができなくなる問題点があっ
た。
この発明の上記のような問題点を解決するためになされ
たもので、メモリセルテスト動作等の特別な動作が誤っ
て行われることがない半導体記憶装置を得ることを目的
とする。
〔課題を解決するための手段〕
この発明にかかる半導体記憶装置は、外部行アドレスス
トローブ信号を取込み、該外部行アドレスストローブ信
号に基づき、H,Lレベルの内部行アドレスストローブ信
号を出力する行アドレスストローブ信号処理手段と、外
部列アドレスストローブ信号を取込み、該外部列アドレ
スストローブ信号に基づき、H,Lレベルの内部列アドレ
スストローブ信号を出力する列アドレスストローブ信号
処理手段とを備え、前記内部行アドレスストローブ信号
のＬレベル立下り時に、少なくとも前記内部列アドレス
ストローブ信号がＬレベルであることを、テストモード
移行条件にしてテスト動作を行っており、前記行アドレ
スストローブ信号処理手段は、前記外部行アドレススト
ローブ信号を入力して第１の閾値電圧で弁別する第１の
インバータを含み、前記列アドレスストローブ信号処理
手段は、前記外部列アドレスストローブ信号を入力して
第２の閾値電圧で弁別する第２のインバータを含み、前
記第１の閾値電圧を前記第２の閾値電圧よりＨレベル側
に設定している。
〔作用〕
この発明において、行アドレスストローブ信号処理手段
内の第１のインバータの第１の閾値電圧を、列アドレス
ストローブ信号処理手段の内の第２のインバータの第２
の閾値電圧に比べ、Ｈレベル側に設定したため、第１の
インバータが第２のインバータよりもＬレベル側に判定
をしやすくなり、たとえ第1,第２の閾値電圧近傍の同一
電位をＨレベルに設定した外部行アドレスストローブ信
号及び外部列アドレスストローブ信号がそれぞれ行アド
レスストローブ信号処理手段及び列アドレスストローブ
信号処理手段に与えられた場合でも、内部列アドレスス
トローブ信号のみがＬレベルになって、誤ってテストモ
ード移行条件が成立することはない。
〔実施例〕
第１図はこの発明の一実施例であるDRAMの▲▼入
力回路10の内部を示す回路図である。なお、DRAMの全体
構成は第３図と同様である。
第１図に示すように、基本的な構成は第６図で示した従
来回路と同様である。しかしながら、従来と異なり、イ
ンバータ20′の基準構成となるPMOSトランジスタQ1′と
NMOSトランジスタQ2′のチャネル幅W1′,W2′が従来と
異なっている。なお、他の構成は第６図と同様であるた
め、説明は省略する。一方、▲▼入力回路12及び
▲▼入力回路13の回路構成は第６図と同じ構成であ
る。
▲▼入力回路10のトランジスタQ1′,Q2′のチャ
ネルの幅の比W2′/W1′は、CAS入力回路12及び▲▼
入力回路13のトランジスタQ1,Q2のチャネル幅の比W2/W1
より、小さく設定されている。したがって、▲▼
入力回路10の初段のインバータ20′の閾値電圧Vth′は
▲▼入力回路12及び▲▼入力回路13の初段の
インバータ20の閾値電圧Vthより高くなる。
このような構成において、外部信号▲▼，▲
▼及び▲▼がそれぞれ同一電位をＨレベルとして
与えられ、第2A図及び第2C図に示すように、そのＨレベ
ルが▲▼入力回路10の閾値電圧Vth′と▲
▼入力回路12及び▲▼入力回路13の閾値電圧Vthと
の間に設定された場合を想定する。この場合、Ｈレベル
の外部信号▲▼が入力されても、第2B図に示すよ
うに内部信号int▲▼は常時Ｌレベルになる。一
方、第2C図に示すように、外部信号▲▼のＨレベ
ルと同一電位である。外部信号▲▼及び▲▼
のＨレベルは閾値電圧Vthを下回っておらず、Ｈレベル
の外部信号▲▼及び▲▼が与えられると、第
2D図に示すように、内部信号int▲▼及びint▲
▼はＨレベルとなる。したがって、テストモードに移
行するための条件が満たされることはなく、第2E図に示
すように、テスト信号▲▼はＨレベルのままである
ため、メモリセルテスト動作は行われない。つまり、▲
▼入力回路10の方が、▲▼入力回路12及び
▲▼入力回路13よりもＬレベル出力状態になりやす
く、▲▼入力回路12及び▲▼入力回路13がＬ
レベル出力状態になる時は、必ず▲▼入力回路10
はＬレベル出力状態となる。
このように、▲▼入力回路10の入力閾値電圧
Vth′を▲▼入力回路12及び▲▼入力回路13
の入力閾値電圧Vthより高く設定することにより、入力
回路10,12及び13の動作マージンのテスト等に外部信号
▲▼，▲▼，▲▼のＨレベルを閾値電
圧Vth,Vth′近傍の同一電位に設定しても、テストモー
ド移行条件（内部信号int▲▼のＬレベル立下り
時に、内部信号int▲▼及びint▲▼がＬレベ
ルになる）が誤って満たされることがないようにしてい
るので、メモリセルテスト動作が誤って行われるのを確
実に防止できる。したがって、製造プロセスのバラツキ
具合により、▲▼入力回路10の入力閾値電圧
Vth′がわずかに低く設定されることがあっても、
（Vth′−Vth）以内の低下であれば全く支障がない。
なお、この実施例では、▲▼入力回路10の入力閾
値電圧Vth′を、従来より高く設定するために、PMOSト
ランジスタQ1′とNMOSトランジスタQ2′とのチャネル幅
の比W2′/W1′を従来より小さくしたが、PMOSトランジ
スタQ3のチャネル幅W3を変えることにより、チャネル幅
の比W3/W1′を従来より小さく設定する等の方法も考え
られる。つまり、インバータ20′の閾値電圧に影響を与
えるトランジスタQ1〜Q3のうち、少なくとも１つのチャ
ネル幅を変更すればよい。また、チャネル幅以外にチャ
ネル長等の他のトランジスタ特性を変更してもよい。
また、この実施例では、▲▼入力回路10の入力閾
値電圧を、▲▼入力回路12及び▲▼入力回路
の入力閾値電圧をより高く設定したが、少なくとも▲
▼入力回路10の入力閾値電圧を▲▼入力回路
12の入力閾値電圧より高く設定すれば、すなわちＨレベ
ル判定が厳しくＬレベル判定が甘くなるように設定すれ
ば、メモリセルテスト動作が誤って行われることを防止
することができる。
また、少なくとも▲▼入力回路10の入力閾値電圧
を、▲▼入力回路の入力閾値電圧より高くすること
も考えられるが、外部信号▲▼を予めＬレベルに設
定して、マージンテスト等を行う場合があり、この場
合、▲▼入力回路10の入力閾値電圧を▲▼入
力回路13の入力閾値電圧より高く設定しているだけで
は、全く意味がなくなり、従来同様メモリセルテスト動
作が誤って行われる可能性が生じるため、上記実施例を
行う方が望ましい。
また、▲▼入力回路10の初段の入力段としてCMOS
構成のインバータ20′を示したが、これに限定されない
のは勿論である。
〔発明の効果〕
以上説明したように、この発明によれば、行アドレスス
トローブ信号処理手段内の第１のインバータの第１の閾
値電圧を、列アドレスストローブ信号処理手段内の第２
のインバータの第２の閾値電圧に比べ、Ｈレベル側に設
定したため、第１のインバータが第２のインバータより
もＬレベル側に判定をしやすくなり、たとえ第1,第２の
閾値電圧近傍の同一電位をＨレベルに設定した外部行ア
ドレスストローブ信号及び外部列アドレスストローブ信
号がそれぞれ行アドレスストローブ信号処理手段及び列
アドレスストローブ信号処理手段に与えられた場合で
も、内部列アドレスストローブ信号のみがＬレベルにな
って、誤ってテストモード移行条件が成立することはな
い。
その結果、上記信号入力状況下であっても、誤ってテス
トモード移行条件が成立することがないため、テストモ
ード移行条件成立時に実行されるテスト動作が誤って行
われることを確実に回避することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるDRAMの▲▼入
力回路を示す回路図、第２図はDRAMの入力回路の動作説
明用のグラフ、第３図は従来のDRAMの全体構成を示すブ
ロック図、第４図は従来のDRAMのテスト開始タイミング
を示す波形図、第５図は従来のDRAMのテストリセットタ
イミングを示す波形図、第６図は従来のDRAMの入力回路
を示す回路図である。 図において、10は▲▼入力回路、12は▲▼
入力回路、14はテストモードコントローラ、20′はCMOS
インバータ、Q1′,Q3はPMOSトランジスタ、Q2′はNMOS
トランジスタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】外部行アドレスストローブ信号を取込み、
    該外部行アドレスストローブ信号に基づき、H,Lレベル
    の内部行アドレスストローブ信号を出力する行アドレス
    ストローブ信号処理手段と、 外部列アドレスストローブ信号を取込み、該外部列アド
    レスストローブ信号に基づき、H,Lレベルの内部列アド
    レスストローブ信号を出力する列アドレスストローブ信
    号処理手段とを備え、 前記内部行アドレスストローブ信号のＬレベル立下り時
    に、少なくとも前記内部列アドレスストローブ信号がＬ
    レベルであることを、テストモード移行条件にしてテス
    ト動作を行う半導体記憶装置において、 前記行アドレスストローブ信号処理手段は、前記外部行
    アドレスストローブ信号を入力して第１の閾値電圧で弁
    別する第１のインバータを含み、 前記列アドレスストローブ信号処理手段は、前記外部列
    アドレスストローブ信号を入力して第２の閾値電圧で弁
    別する第２のインバータを含み、 前記第１の閾値電圧を前記第２の閾値電圧よりＨレベル
    側に設定したことを特徴とする半導体記憶装置。
JP1340228A 1989-12-28 1989-12-28 半導体記憶装置 Expired - Lifetime JPH0799619B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP1340228A JPH0799619B2 (ja) 1989-12-28 1989-12-28 半導体記憶装置
US07/629,727 US5157630A (en) 1989-12-28 1990-12-21 Semiconductor memory which can be prevented from shifting to undesired operation mode
DE4041408A DE4041408A1 (de) 1989-12-28 1990-12-21 Halbleiterspeicher

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1340228A JPH0799619B2 (ja) 1989-12-28 1989-12-28 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH03203091A JPH03203091A (ja) 1991-09-04
JPH0799619B2 true JPH0799619B2 (ja) 1995-10-25

Family

ID=18334925

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1340228A Expired - Lifetime JPH0799619B2 (ja) 1989-12-28 1989-12-28 半導体記憶装置

Country Status (3)

Country Link
US (1) US5157630A (ja)
JP (1) JPH0799619B2 (ja)
DE (1) DE4041408A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2568455B2 (ja) * 1990-08-16 1997-01-08 三菱電機株式会社 半導体記憶装置
JPH04119600A (ja) * 1990-09-10 1992-04-21 Mitsubishi Electric Corp テストモード機能内蔵ダイナミックランダムアクセスメモリ装置
JP3282188B2 (ja) * 1991-06-27 2002-05-13 日本電気株式会社 半導体メモリ装置
FR2684206B1 (fr) * 1991-11-25 1994-01-07 Sgs Thomson Microelectronics Sa Circuit de lecture de fusible de redondance pour memoire integree.
US5455517A (en) * 1992-06-09 1995-10-03 International Business Machines Corporation Data output impedance control
JP3400824B2 (ja) 1992-11-06 2003-04-28 三菱電機株式会社 半導体記憶装置
DE19524874C1 (de) * 1995-07-07 1997-03-06 Siemens Ag Verfahren zum Versetzen einer integrierten Schaltung von einer ersten in eine zweite Betriebsart
GB2330208A (en) * 1996-12-23 1999-04-14 Holtek Microelectronics Inc Integrated circuit with a built-in test mode activation system
CN1072399C (zh) * 1997-02-04 2001-10-03 盛群半导体股份有限公司 检测－测试模式的系统及方法
US6339347B1 (en) 2000-03-30 2002-01-15 Intel Corporation Method and apparatus for ratioed logic structure that uses zero or negative threshold voltage
KR100642414B1 (ko) * 2004-04-20 2006-11-03 주식회사 하이닉스반도체 반도체 메모리 소자의 제어 회로
KR100612950B1 (ko) * 2004-04-22 2006-08-14 주식회사 하이닉스반도체 외부클럭을 사용한 디램의 라스타임 제어회로 및 라스타임제어방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62170094A (ja) * 1986-01-21 1987-07-27 Mitsubishi Electric Corp 半導体記憶回路
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ
JPH0810554B2 (ja) * 1986-09-29 1996-01-31 株式会社東芝 半導体集積回路
JP2518401B2 (ja) * 1989-06-14 1996-07-24 三菱電機株式会社 半導体記憶装置

Also Published As

Publication number Publication date
JPH03203091A (ja) 1991-09-04
DE4041408A1 (de) 1991-07-11
DE4041408C2 (ja) 1992-08-20
US5157630A (en) 1992-10-20

Similar Documents

Publication Publication Date Title
KR950000959B1 (ko) 반도체기억장치
KR970006221B1 (ko) 반도체 기억장치
JP2568455B2 (ja) 半導体記憶装置
US5155705A (en) Semiconductor memory device having flash write function
JPH08315567A (ja) 半導体記憶装置
JPH06267298A (ja) 並列ビットテストモード内蔵半導体メモリ
JPH1196786A (ja) 同期型バーストマスクロム及びそのデータ読出方法
JPH05325540A (ja) 半導体記憶回路
US6615391B2 (en) Current controlled multi-state parallel test for semiconductor device
JPH0799619B2 (ja) 半導体記憶装置
JPH09231767A (ja) スタティック型半導体記憶装置
JPH0877797A (ja) 半導体記憶装置
JPH09320261A (ja) 半導体記憶装置および制御信号発生回路
US6909644B2 (en) Semiconductor memory device
US8274854B2 (en) Semiconductor storage device and method for producing semiconductor storage device
JPH08235852A (ja) 半導体記憶装置
US6385108B2 (en) Voltage differential sensing circuit and methods of using same
JPH0386993A (ja) 半導体記憶装置
JP3110883B2 (ja) 半導体記憶装置
JPH08297969A (ja) ダイナミック型半導体記憶装置
JPH08115593A (ja) 半導体記憶装置、及びデータ処理装置
US6381718B1 (en) Current controlled multi-state parallel test for semiconductor device
JP3919847B2 (ja) 半導体記憶装置
JPH11203889A (ja) 半導体記憶装置
JP3192709B2 (ja) 半導体記憶装置