JPH0810554B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0810554B2 JPH0810554B2 JP61230614A JP23061486A JPH0810554B2 JP H0810554 B2 JPH0810554 B2 JP H0810554B2 JP 61230614 A JP61230614 A JP 61230614A JP 23061486 A JP23061486 A JP 23061486A JP H0810554 B2 JPH0810554 B2 JP H0810554B2
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は基準電位発生回路を有し、外部信号をこの
回路で得られた基準電位と比較することにより外部信号
の論理レベル判定を行なって内部に取り込むようにした
半導体集積回路に関する。
回路で得られた基準電位と比較することにより外部信号
の論理レベル判定を行なって内部に取り込むようにした
半導体集積回路に関する。
（従来の技術） 近年、半導体集積回路は素子の微細化により高集積化
が急速に進んでおり、それに伴い動作時の過渡電流が増
加する傾向にある。特に、半導体メモリでは、パッケー
ジ寸法の制約からチップサイズは従来よりもますます縦
長になりつつある。この結果、チップ内部の電源配線幅
が細くかつ長くなり、チップ内部のインピーダンス成分
が増加する傾向にある。
が急速に進んでおり、それに伴い動作時の過渡電流が増
加する傾向にある。特に、半導体メモリでは、パッケー
ジ寸法の制約からチップサイズは従来よりもますます縦
長になりつつある。この結果、チップ内部の電源配線幅
が細くかつ長くなり、チップ内部のインピーダンス成分
が増加する傾向にある。
このような素子の微細化及び動作時の過渡電流の増加
並びにチップ内部のインピーダンス成分の増加は、半導
体メモリなどのようにセンスアンプを含む回路の動作に
大きな影響を与えている。例えば、1Mビットの記憶容量
を持つダイナミックRAM（以下DRAMと称する）を例にし
てその問題点を具体的に説明する。いま、１本のビット
線にメモリセルが128個接続され、チップは分割動作型
を採用しているとする。この分割動作型とは、ピーク電
流とアクセス時の消費電流の低減のため、メモリセルア
レイを複数の領域に分割し、アクセス時に選択されたメ
モリセルアレイ領域のみを動作させる方式である。例え
ば、４アレイ構成のチップではそのうち２アレイ領域が
選択的に動作状態になるという制御が行なわれる。そし
て、1MビットのDRAMの場合、ビット線の本数は冗長なビ
ット線を除いて4096対の8192本あるが、このうち半数の
2048対の4096本は分割動作方式のために全く動作せず、
動作する残り半数の4096本のビット線がプリチャージ時
に充電され、さらにアクティブ時に4096本の半数のビッ
ト線、すなわち2048本のビット線がメモリセルからの読
み出しデータに基づいて放電される。
並びにチップ内部のインピーダンス成分の増加は、半導
体メモリなどのようにセンスアンプを含む回路の動作に
大きな影響を与えている。例えば、1Mビットの記憶容量
を持つダイナミックRAM（以下DRAMと称する）を例にし
てその問題点を具体的に説明する。いま、１本のビット
線にメモリセルが128個接続され、チップは分割動作型
を採用しているとする。この分割動作型とは、ピーク電
流とアクセス時の消費電流の低減のため、メモリセルア
レイを複数の領域に分割し、アクセス時に選択されたメ
モリセルアレイ領域のみを動作させる方式である。例え
ば、４アレイ構成のチップではそのうち２アレイ領域が
選択的に動作状態になるという制御が行なわれる。そし
て、1MビットのDRAMの場合、ビット線の本数は冗長なビ
ット線を除いて4096対の8192本あるが、このうち半数の
2048対の4096本は分割動作方式のために全く動作せず、
動作する残り半数の4096本のビット線がプリチャージ時
に充電され、さらにアクティブ時に4096本の半数のビッ
ト線、すなわち2048本のビット線がメモリセルからの読
み出しデータに基づいて放電される。
ところで、DRAMなどのようなメモリは半導体基板上に
集積化されており、基板内に形成されたMOSトランジス
タの閾値電圧の安定化を図るため、通常、基板には所定
のバイアス電圧が印加されている。このような効果は一
般に基板バイアス効果として知られている。
集積化されており、基板内に形成されたMOSトランジス
タの閾値電圧の安定化を図るため、通常、基板には所定
のバイアス電圧が印加されている。このような効果は一
般に基板バイアス効果として知られている。
ところで、DRAMが集積化されている基板は、電源電
圧、接地電圧、ビット線の拡散層それぞれとの間で接合
容量を持っている。このため、動作時に充、放電される
ビット数の電位変化に応じて基板バイアス電位も変動す
る。一般に、ビット線と基板との間の容量結合比rb（一
般にブートストラップ比と称される）は約0.14程度であ
る。
圧、接地電圧、ビット線の拡散層それぞれとの間で接合
容量を持っている。このため、動作時に充、放電される
ビット数の電位変化に応じて基板バイアス電位も変動す
る。一般に、ビット線と基板との間の容量結合比rb（一
般にブートストラップ比と称される）は約0.14程度であ
る。
そこで、ビット線電位が接地電圧VSSから電源電圧VCC
に、または電源電圧VCCから接地電圧VSSに変化する際の
基板電位VSUBの変動分±ΔVSUBは、VCCを5V、VSSを0Vと
すると次式で与えられる。
に、または電源電圧VCCから接地電圧VSSに変化する際の
基板電位VSUBの変動分±ΔVSUBは、VCCを5V、VSSを0Vと
すると次式で与えられる。
±ΔVSUB＝±（VCC−VSS）×rb ＝±５×0.14 ＝±0.7（Ｖ） …１ 他方、MOSトランジスタで構成されたDRAMにおけるア
ドレスバッファ、データインバッファなどでは、外部か
ら入力されるTTLレベルのデータを内部で使用するMOSレ
ベルに変換する必要がある。そこで、MOSトランジスタ
で構成されたDRAMでは、これらアドレスバッファ、デー
タインバッファなどの初段にはレベル比較回路が設けら
れている。これらレベル比較回路において、レベル比較
の基準となる基準電位は基準電位発生回路で形成されて
いる。さらに、この基準電位発生回路では、一般にこれ
らの基準電位を多結晶シリコンで構成された複数の抵抗
による抵抗分割で形成するようにしている。
ドレスバッファ、データインバッファなどでは、外部か
ら入力されるTTLレベルのデータを内部で使用するMOSレ
ベルに変換する必要がある。そこで、MOSトランジスタ
で構成されたDRAMでは、これらアドレスバッファ、デー
タインバッファなどの初段にはレベル比較回路が設けら
れている。これらレベル比較回路において、レベル比較
の基準となる基準電位は基準電位発生回路で形成されて
いる。さらに、この基準電位発生回路では、一般にこれ
らの基準電位を多結晶シリコンで構成された複数の抵抗
による抵抗分割で形成するようにしている。
第５図はDRAMで使用される上記基準電位発生回路をア
ドレスバッファ、データインバッファなどとともに示す
DRAMの一部分の構成を示す回路図である。
ドレスバッファ、データインバッファなどとともに示す
DRAMの一部分の構成を示す回路図である。
基準電位発生回路60では、電源電圧VCCのノードとア
ース電圧VSSのノードとの間にそれぞれ多結晶シリコン
で構成された複数個の抵抗61が直列接続されている。こ
れら抵抗の各直列接続点と基板62との間には寄生容量63
がそれぞれ等価的に接続されている。この基準電位発生
回路60で形成された基準電位VREFは、例えばアルミニュ
ームなどで構成されている配線70を介してアドレスバッ
ファ80、データインバッファ100などに供給されてい
る。上記アドレスバッファ80、データインバッファ100
は一つのアドレスバッファ80で例示するように、MOSト
ランジスタ81ないし84を含み、一対の電位を比較するフ
リップフロップ回路85、このフリップフロップ回路85に
対し制御信号φに同期して外部アドレス入力信号AINを
一方入力して供給する２個のMOSトランジスタ86、87で
構成されたスイッチ回路88、同様にこのフリップフロッ
プ回路85に対し制御信号φに同期して上記基準電位VREF
を他方入力して供給する２個のMOSトランジスタ89、90
で構成されたスイッチ回路91、上記フリップフロップ回
路85の比較結果を保持するバッファ回路92などから構成
されている。
ース電圧VSSのノードとの間にそれぞれ多結晶シリコン
で構成された複数個の抵抗61が直列接続されている。こ
れら抵抗の各直列接続点と基板62との間には寄生容量63
がそれぞれ等価的に接続されている。この基準電位発生
回路60で形成された基準電位VREFは、例えばアルミニュ
ームなどで構成されている配線70を介してアドレスバッ
ファ80、データインバッファ100などに供給されてい
る。上記アドレスバッファ80、データインバッファ100
は一つのアドレスバッファ80で例示するように、MOSト
ランジスタ81ないし84を含み、一対の電位を比較するフ
リップフロップ回路85、このフリップフロップ回路85に
対し制御信号φに同期して外部アドレス入力信号AINを
一方入力して供給する２個のMOSトランジスタ86、87で
構成されたスイッチ回路88、同様にこのフリップフロッ
プ回路85に対し制御信号φに同期して上記基準電位VREF
を他方入力して供給する２個のMOSトランジスタ89、90
で構成されたスイッチ回路91、上記フリップフロップ回
路85の比較結果を保持するバッファ回路92などから構成
されている。
ここで、上記配線70にも直列に寄生抵抗71が接続され
ており、かつ電源電圧VCC、アース電圧VSS、基板62との
間にも寄生容量72、73、74がそれぞれ接続されている。
従って、基準電位発生回路60と基板62との間にも容量結
合比が存在し、この値は約0.58程度である。このため、
基板62に印加されている基板バイアス電位VSUBが変動す
ると基準電位VREFも変動し、その変動分ΔVREFは次のよ
うになる。
ており、かつ電源電圧VCC、アース電圧VSS、基板62との
間にも寄生容量72、73、74がそれぞれ接続されている。
従って、基準電位発生回路60と基板62との間にも容量結
合比が存在し、この値は約0.58程度である。このため、
基板62に印加されている基板バイアス電位VSUBが変動す
ると基準電位VREFも変動し、その変動分ΔVREFは次のよ
うになる。
ΔVREF＝0.58×（±0.7） ＝±0.41（Ｖ） …２ すなわち、ビット線電位が充電、放電などにより変化
すると、これに伴って基板バイアス電位VSUBが変動し、
さらに基板バイアス電位が変動することにより基準電位
VREFが変動する。典型的な基準電位の変動は±0.41
（Ｖ）である。
すると、これに伴って基板バイアス電位VSUBが変動し、
さらに基板バイアス電位が変動することにより基準電位
VREFが変動する。典型的な基準電位の変動は±0.41
（Ｖ）である。
第６図はDRAMにおける外部入力信号であるロウアドレ
ス・ストローブ信号▲▼及びカラムアドレス・ス
トローブ信号▲▼と、上記基板バイアス電位VSUB
及び基準電位VREFとの関係を示す波形図である。信号▲
▼が“L"レベルに低下してアクティブになると、
この後、ビット線の放電が行なわれる。このビット線の
放電により、例えばいままで−3Vであった基板バイアス
電位VSUBが−3.7Vに低下する。この電位低下に伴い、例
えばいままで1.6Vであった基準電位VREFが1.19Vに低下
する。
ス・ストローブ信号▲▼及びカラムアドレス・ス
トローブ信号▲▼と、上記基板バイアス電位VSUB
及び基準電位VREFとの関係を示す波形図である。信号▲
▼が“L"レベルに低下してアクティブになると、
この後、ビット線の放電が行なわれる。このビット線の
放電により、例えばいままで−3Vであった基板バイアス
電位VSUBが−3.7Vに低下する。この電位低下に伴い、例
えばいままで1.6Vであった基準電位VREFが1.19Vに低下
する。
この後、基準電位VREFが第５図の配線70の途中に存在
する寄生抵抗71及び寄生容量72、73、74の影響で、これ
ら抵抗と容量の時定数で1.19Vから元の1.6Vへ戻る。し
かし、基板バイアス電位VSUBは、小数キャリアが基板に
注入されることにより、ビット線の充、放電などによる
容量結合を受けない限り、元の−3Vには戻らない。
する寄生抵抗71及び寄生容量72、73、74の影響で、これ
ら抵抗と容量の時定数で1.19Vから元の1.6Vへ戻る。し
かし、基板バイアス電位VSUBは、小数キャリアが基板に
注入されることにより、ビット線の充、放電などによる
容量結合を受けない限り、元の−3Vには戻らない。
反対に、信号▲▼が“H"レベルに上昇して非ア
クティブになると、この後、ビット線のプリチャージ
（充電）が開始される。この充電により、いままで−3.
7Vであった基板バイアス電位VSUBが再び−3Vに上昇し、
さらにこれに伴い、いままで1.6Vであった基準電位VREF
が2.01Vに上昇する。
クティブになると、この後、ビット線のプリチャージ
（充電）が開始される。この充電により、いままで−3.
7Vであった基板バイアス電位VSUBが再び−3Vに上昇し、
さらにこれに伴い、いままで1.6Vであった基準電位VREF
が2.01Vに上昇する。
その後、基準電位VREFは前述と同様に抵抗と容量の時
定数で2.01Vから元の1.6Vへ戻る。
定数で2.01Vから元の1.6Vへ戻る。
このようにビット線電位が変化すると基準電位VREFも
変動するため、第５図の回路においてアドレスバッファ
80、データインバッファ100などにおける外部信号の論
理レベル判定動作に誤動作が生じる。
変動するため、第５図の回路においてアドレスバッファ
80、データインバッファ100などにおける外部信号の論
理レベル判定動作に誤動作が生じる。
第７図は上記信号▲▼の立ち下がりからの経過
時間Ｔ（nS）と基準電位VREF（Ｖ）との関係を示す特性
図である。電源電圧VCCの値により異なるが、信号▲
▼の立ち下がりから30（nS）ないし40（nS）経過す
ると、ビット線に接続されたセンスアンプが動作し、ビ
ットが放電されて基準電位VREFの値が低下する。そし
て、この基準電位VREFの値が低下したときにカラムアド
レスバッファが動作すると、外部からのカラムアドレス
入力信号の論理“L"の判定マージンが減少し、カラムア
ドレスバッファが誤動作する。これは、外部アドレス入
力信号AINの論理“L"の規格VILが−1Vから0.8Vの範囲と
決められているためであり、基準電位VREFの値がセンス
アンプのばらつきも含めて0.8V以下に低下すると誤動作
する。
時間Ｔ（nS）と基準電位VREF（Ｖ）との関係を示す特性
図である。電源電圧VCCの値により異なるが、信号▲
▼の立ち下がりから30（nS）ないし40（nS）経過す
ると、ビット線に接続されたセンスアンプが動作し、ビ
ットが放電されて基準電位VREFの値が低下する。そし
て、この基準電位VREFの値が低下したときにカラムアド
レスバッファが動作すると、外部からのカラムアドレス
入力信号の論理“L"の判定マージンが減少し、カラムア
ドレスバッファが誤動作する。これは、外部アドレス入
力信号AINの論理“L"の規格VILが−1Vから0.8Vの範囲と
決められているためであり、基準電位VREFの値がセンス
アンプのばらつきも含めて0.8V以下に低下すると誤動作
する。
第８図は上記信号▲▼の立ち下がりからの経過
時間Ｔ（nS）と基準電位VREF（Ｖ）との関係を示す特性
図である。この場合も電源電圧VCCの値により異なる
が、信号RASの立ち上がりから約40（nS）経過すると、
ビット線の充電が開始され、これに伴い基準電位VREFの
値が上昇する。このため、この基準電位VREFの上昇中に
次のアクティブサイクルが始まり、例えば信号▲
▼の立ち上がりから約70（nS）経過後に信号▲▼
が立ち下がり、ロウアドレスバッファが動作を開始する
と、外部からのロウアドレス入力信号の論理“H"の判定
マージンが減少し、ロウアドレスバッファが誤動作す
る。これは、外部アドレス入力信号AINの論理“H"の規
格VIHが2.4Vから6.5Vの範囲と決められているためであ
り、基準電位VREFの値がセンスアンプのばらつきも含め
て2.4V以上に上昇していると誤動作する。
時間Ｔ（nS）と基準電位VREF（Ｖ）との関係を示す特性
図である。この場合も電源電圧VCCの値により異なる
が、信号RASの立ち上がりから約40（nS）経過すると、
ビット線の充電が開始され、これに伴い基準電位VREFの
値が上昇する。このため、この基準電位VREFの上昇中に
次のアクティブサイクルが始まり、例えば信号▲
▼の立ち上がりから約70（nS）経過後に信号▲▼
が立ち下がり、ロウアドレスバッファが動作を開始する
と、外部からのロウアドレス入力信号の論理“H"の判定
マージンが減少し、ロウアドレスバッファが誤動作す
る。これは、外部アドレス入力信号AINの論理“H"の規
格VIHが2.4Vから6.5Vの範囲と決められているためであ
り、基準電位VREFの値がセンスアンプのばらつきも含め
て2.4V以上に上昇していると誤動作する。
（発明が解決しようとする問題点） このように基準電位発生回路を有し、外部信号をこの
回路で得られた基準電位と比較することにより外部信号
の論理レベル判定を行なって内部に取り込むようにした
従来の半導体集積回路では、基準電位が一つの値に設定
されているため、基板バイアス電位の変動に伴い、ある
時刻では基準電位の低下によりある回路が誤動作し、別
の時刻では基準電位の上昇によりある回路が誤動作する
という問題がある。
回路で得られた基準電位と比較することにより外部信号
の論理レベル判定を行なって内部に取り込むようにした
従来の半導体集積回路では、基準電位が一つの値に設定
されているため、基板バイアス電位の変動に伴い、ある
時刻では基準電位の低下によりある回路が誤動作し、別
の時刻では基準電位の上昇によりある回路が誤動作する
という問題がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、基準電位発生回路で形成される基
準電位を使用する回路の誤動作を防止することができる
半導体集積回路を提供することにある。
であり、その目的は、基準電位発生回路で形成される基
準電位を使用する回路の誤動作を防止することができる
半導体集積回路を提供することにある。
［発明の構成］ （問題点を解決するための手段と作用） この発明の半導体集積回路は、半導体基板と、上記基
板との間で容量結合され、ロウアドレス・ストローブ信
号の立ち下がりに同期してその電位が降下する方向に変
化すると共にロウアドレス・ストローブ信号の立ち上が
りに同期してその電位が上昇する方向に変化するビット
線と、外部ロウアドレス信号を基準電位と比較してロウ
アドレス信号の取り込みを行なうロウアドレス・バッフ
ァと、外部カラムアドレス信号を上記基準電位と比較し
てカラムアドレス信号の取り込みを行なうカラムアドレ
ス・バッファと、上記基板との間で容量結合され、上記
ロウアドレス・バッファ及びカラムアドレス・バッファ
で使用される上記基準電位を発生し、上記ロウアドレス
・バッファで上記ロウアドレス信号の取り込みが行なわ
る際にはこの基準電位を降下する方向に変化させて論理
“H"の規定値と論理“L"の規定値の中間電位よりも低い
電位に設定し、かつ上記カラムアドレス・バッファで上
記カラムアドレス信号の取り込みが行なわる際にはこの
基準電位を上昇する方向に変化させて論理“H"の規定値
と論理“L"の規定値の中間電位よりも高い電位に設定す
る基準電位発生回路とを具備したことを特徴とする。
板との間で容量結合され、ロウアドレス・ストローブ信
号の立ち下がりに同期してその電位が降下する方向に変
化すると共にロウアドレス・ストローブ信号の立ち上が
りに同期してその電位が上昇する方向に変化するビット
線と、外部ロウアドレス信号を基準電位と比較してロウ
アドレス信号の取り込みを行なうロウアドレス・バッフ
ァと、外部カラムアドレス信号を上記基準電位と比較し
てカラムアドレス信号の取り込みを行なうカラムアドレ
ス・バッファと、上記基板との間で容量結合され、上記
ロウアドレス・バッファ及びカラムアドレス・バッファ
で使用される上記基準電位を発生し、上記ロウアドレス
・バッファで上記ロウアドレス信号の取り込みが行なわ
る際にはこの基準電位を降下する方向に変化させて論理
“H"の規定値と論理“L"の規定値の中間電位よりも低い
電位に設定し、かつ上記カラムアドレス・バッファで上
記カラムアドレス信号の取り込みが行なわる際にはこの
基準電位を上昇する方向に変化させて論理“H"の規定値
と論理“L"の規定値の中間電位よりも高い電位に設定す
る基準電位発生回路とを具備したことを特徴とする。
さらにこの半導体集積回路は、半導体基板と、上記基
板との間で容量結合され、ロウアドレス・ストローブ信
号の立ち下がりに同期してその電位が降下する方向に変
化すると共にロウアドレス・ストローブ信号の立ち上が
りに同期してその電位が上昇する方向に変化するビット
線と、外部ロウアドレス信号を第１の基準電位と比較し
てロウアドレス信号の取り込みを行なうロウアドレス・
バッファと、外部カラムアドレス信号を第２の基準電位
と比較してカラムアドレス信号の取り込みを行なうカラ
ムアドレス・バッファと、上記基板との間で容量結合さ
れ、“H"の規定値と論理“L"の規定値の中間電位よりも
低い電位を上記ロウアドレス・バッファで使用される上
記第１の基準電位として発生する第１の基準電位発生回
路と、上記基板との間で容量結合され、“H"の規定値と
論理“L"の規定値の中間電位よりも高い電位を上記カラ
ムアドレス・バッファで使用される上記第２の基準電位
として発生する第２の基準電位発生回路とを具備したこ
とを特徴とする。この発明によれば、各レベル判定手段
が正常に動作するような値に各基準電位発生手段で発生
される基準電位を設定することにより、基板バイアス電
位の変動に伴う各レベル判定手段の誤動作が防止され
る。
板との間で容量結合され、ロウアドレス・ストローブ信
号の立ち下がりに同期してその電位が降下する方向に変
化すると共にロウアドレス・ストローブ信号の立ち上が
りに同期してその電位が上昇する方向に変化するビット
線と、外部ロウアドレス信号を第１の基準電位と比較し
てロウアドレス信号の取り込みを行なうロウアドレス・
バッファと、外部カラムアドレス信号を第２の基準電位
と比較してカラムアドレス信号の取り込みを行なうカラ
ムアドレス・バッファと、上記基板との間で容量結合さ
れ、“H"の規定値と論理“L"の規定値の中間電位よりも
低い電位を上記ロウアドレス・バッファで使用される上
記第１の基準電位として発生する第１の基準電位発生回
路と、上記基板との間で容量結合され、“H"の規定値と
論理“L"の規定値の中間電位よりも高い電位を上記カラ
ムアドレス・バッファで使用される上記第２の基準電位
として発生する第２の基準電位発生回路とを具備したこ
とを特徴とする。この発明によれば、各レベル判定手段
が正常に動作するような値に各基準電位発生手段で発生
される基準電位を設定することにより、基板バイアス電
位の変動に伴う各レベル判定手段の誤動作が防止され
る。
（実施例） 以下、この発明を実施例の図面を参照して説明する。
第１図はこの発明の一実施例回路の構成を示すブロッ
ク図である。
ク図である。
図において、10は例えばDRAMにおけるロウアドレスバ
ッファであり、20は同じくカラムアドレスバッファであ
る。この両アドレスバッファ10、20はそれぞれ前記第５
図に示されるものと同様に、フリップフロップ回路、ス
イッチ回路及びバッファ回路などで構成されており、外
部アドレス入力信号AINを基準電位VREFと比較すること
により、例えばTTLレベルで入力される外部アドレス入
力信号AINの論理判定を行ない、MOSトランジスタレベル
に変換してバッファ回路内に保持するものである。
ッファであり、20は同じくカラムアドレスバッファであ
る。この両アドレスバッファ10、20はそれぞれ前記第５
図に示されるものと同様に、フリップフロップ回路、ス
イッチ回路及びバッファ回路などで構成されており、外
部アドレス入力信号AINを基準電位VREFと比較すること
により、例えばTTLレベルで入力される外部アドレス入
力信号AINの論理判定を行ない、MOSトランジスタレベル
に変換してバッファ回路内に保持するものである。
上記両アドレスバッファ10、20でレベル比較のために
使用される基準電位VREFは、両アドレスバッファ10、20
に対して共通に設けられた基準電位発生回路30から供給
される。この基準電位発生回路30も基本的には前記第５
図に示されるものと同様に、多結晶シリコンで構成され
た複数個の抵抗を直列接続し、電源電圧VCCとアース電
圧VSSとの間の電圧を抵抗分割することによって基準電
位VREFを形成するようにしているものであるが、この基
準電位発生回路30では、上記ロウアドレスバッファ10が
外部アドレス入力信号AINCを取り込んで基準電位と比較
するときの時刻と、カラムアドレスバッファ20が外部ア
ドレス入力信号AINRを取り込んで基準電位と比較すると
きの時刻とで基準電位VREFの値が異なるように設定され
ている。例えば、従来では、このVREFの値が外部アドレ
ス入力信号AINの論理“H"の規定値VIHと論理“L"の規定
値VILとの丁度中間の値VO、すなわちVO＝1/2（VIH−
VIL）に設定されているものである。ところが、この実
施例の基準電位発生回路30の場合には第２図の波形図に
示されるように、ロウアドレスバッファ10が外部アドレ
ス入力信号AINRを取り込んで基準電位と比較する時刻T1
近辺では上記VOよりもΔＶだけ低い電位を基準電位VREF
として発生し、またカラムアドレスバッファ20が外部ア
ドレス入力信号AINCを取り込んで基準電位と比較する時
刻T2近辺では、上記VOよりもΔＶだけ高い電位を基準電
位VREFとして発生する。なお、上記両アドレスバッファ
10、20における外部アドレス入力信号の取り込みは、従
来と同様にロウアドレス・ストローブ信号▲▼及
びカラムアドレス・ストローブ信号▲▼に基づい
て行なわれる。
使用される基準電位VREFは、両アドレスバッファ10、20
に対して共通に設けられた基準電位発生回路30から供給
される。この基準電位発生回路30も基本的には前記第５
図に示されるものと同様に、多結晶シリコンで構成され
た複数個の抵抗を直列接続し、電源電圧VCCとアース電
圧VSSとの間の電圧を抵抗分割することによって基準電
位VREFを形成するようにしているものであるが、この基
準電位発生回路30では、上記ロウアドレスバッファ10が
外部アドレス入力信号AINCを取り込んで基準電位と比較
するときの時刻と、カラムアドレスバッファ20が外部ア
ドレス入力信号AINRを取り込んで基準電位と比較すると
きの時刻とで基準電位VREFの値が異なるように設定され
ている。例えば、従来では、このVREFの値が外部アドレ
ス入力信号AINの論理“H"の規定値VIHと論理“L"の規定
値VILとの丁度中間の値VO、すなわちVO＝1/2（VIH−
VIL）に設定されているものである。ところが、この実
施例の基準電位発生回路30の場合には第２図の波形図に
示されるように、ロウアドレスバッファ10が外部アドレ
ス入力信号AINRを取り込んで基準電位と比較する時刻T1
近辺では上記VOよりもΔＶだけ低い電位を基準電位VREF
として発生し、またカラムアドレスバッファ20が外部ア
ドレス入力信号AINCを取り込んで基準電位と比較する時
刻T2近辺では、上記VOよりもΔＶだけ高い電位を基準電
位VREFとして発生する。なお、上記両アドレスバッファ
10、20における外部アドレス入力信号の取り込みは、従
来と同様にロウアドレス・ストローブ信号▲▼及
びカラムアドレス・ストローブ信号▲▼に基づい
て行なわれる。
ここで、前記第８図に示されるように、基準電位VREF
の値は信号▲▼の立ち上がりから、約40（nS）が
経過した後に2.01V程度となり、定常状態の1.6Vよりも
0.41V程度だけ上昇する。そして、この基準電位VREFの
上昇はロウアドレスバッファの動作開始時刻に一致す
る。このため、この時刻T1近辺で基準電位VREFをVOに対
してΔＶだけ低い電位に設定し、かつこのΔＶの値を前
記基板バイアス電位の変動に伴う基準電位の上昇分0.41
Vに設定しておけば、基板バイアス電位の変動を考慮し
た実際の基準電位VREFの値はVOに一致する。このため、
ロウアドレスバッファ10が動作するときには、最適な値
にされた基準電位VREFを使用して外部アドレス入力信号
のレベル判定を行なうことができ、これにより判定マー
ジンが従来よりも多くなり、ロウアドレスバッファにお
ける論理レベル判定動作に誤動作が発生することが防止
される。
の値は信号▲▼の立ち上がりから、約40（nS）が
経過した後に2.01V程度となり、定常状態の1.6Vよりも
0.41V程度だけ上昇する。そして、この基準電位VREFの
上昇はロウアドレスバッファの動作開始時刻に一致す
る。このため、この時刻T1近辺で基準電位VREFをVOに対
してΔＶだけ低い電位に設定し、かつこのΔＶの値を前
記基板バイアス電位の変動に伴う基準電位の上昇分0.41
Vに設定しておけば、基板バイアス電位の変動を考慮し
た実際の基準電位VREFの値はVOに一致する。このため、
ロウアドレスバッファ10が動作するときには、最適な値
にされた基準電位VREFを使用して外部アドレス入力信号
のレベル判定を行なうことができ、これにより判定マー
ジンが従来よりも多くなり、ロウアドレスバッファにお
ける論理レベル判定動作に誤動作が発生することが防止
される。
他方、前記第７図に示されるように、基準電位VREFの
値は信号▲▼の立ち下がりから、約30（nS）ない
し40（nS）が経過したときに1.19V程度となり、定常状
態の1.6Vよりも0.41Vだけ低下する。そして、この基準
電位VREFの低下はカラムアドレスバッファの動作開始時
刻に一致する。このため、この時刻T2近辺で基準電位V
REFをVOに対してΔＶだけ高い電位に設定し、かつこの
ΔＶの値を前記基板バイアス電位の変動に伴う基準電位
の低下分0.41Vに設定しておけば、基板バイアス電位の
変動を考慮した実際の基準電位VREFの値はVOに一致す
る。このため、カラムアドレスバッファ20が動作すると
きには、最適な値にされた基準電位VREFを使用して外部
アドレス入力信号のレベル判定を行なうことができ、こ
れにより判定マージンが従来よりも多くなり、カラムア
ドレスバッファにおける論理レベル判定動作に誤動作が
発生することが防止される。
値は信号▲▼の立ち下がりから、約30（nS）ない
し40（nS）が経過したときに1.19V程度となり、定常状
態の1.6Vよりも0.41Vだけ低下する。そして、この基準
電位VREFの低下はカラムアドレスバッファの動作開始時
刻に一致する。このため、この時刻T2近辺で基準電位V
REFをVOに対してΔＶだけ高い電位に設定し、かつこの
ΔＶの値を前記基板バイアス電位の変動に伴う基準電位
の低下分0.41Vに設定しておけば、基板バイアス電位の
変動を考慮した実際の基準電位VREFの値はVOに一致す
る。このため、カラムアドレスバッファ20が動作すると
きには、最適な値にされた基準電位VREFを使用して外部
アドレス入力信号のレベル判定を行なうことができ、こ
れにより判定マージンが従来よりも多くなり、カラムア
ドレスバッファにおける論理レベル判定動作に誤動作が
発生することが防止される。
このように上記実施例によれば、ロウアドレスバッフ
ァ10、カラムアドレスバッファ20のように、外部アドレ
ス入力信号を基準電位と比較してその論理判定を行なう
回路の複数に対して基準電位発生回路30を共通に設け、
基準電位発生回路30で発生される基準電位の値をロウア
ドレスバッファ10、カラムアドレスバッファ20でレベル
比較を行なう時刻でそれぞれ異なるように設定したの
で、ロウアドレスバッファ10及びカラムアドレスバッフ
ァ20における論理レベル判定時の誤動作を防止すること
ができる。
ァ10、カラムアドレスバッファ20のように、外部アドレ
ス入力信号を基準電位と比較してその論理判定を行なう
回路の複数に対して基準電位発生回路30を共通に設け、
基準電位発生回路30で発生される基準電位の値をロウア
ドレスバッファ10、カラムアドレスバッファ20でレベル
比較を行なう時刻でそれぞれ異なるように設定したの
で、ロウアドレスバッファ10及びカラムアドレスバッフ
ァ20における論理レベル判定時の誤動作を防止すること
ができる。
なお、上記実施例では、基準電位発生回路30で発生さ
れる基準電位を使用する回路がロウアドレスバッファ10
とカラムアドレスバッファ20の二つである場合について
説明したが、これは二つ以上の回路に供給するようにし
てもよく、これらの回路でレベル比較を行なう時刻が互
いに異なる場合にはそれらの各時刻毎に基準電位の値が
異なるように設定すればよい。
れる基準電位を使用する回路がロウアドレスバッファ10
とカラムアドレスバッファ20の二つである場合について
説明したが、これは二つ以上の回路に供給するようにし
てもよく、これらの回路でレベル比較を行なう時刻が互
いに異なる場合にはそれらの各時刻毎に基準電位の値が
異なるように設定すればよい。
第３図はこの発明の他の実施例回路の構成を示すブロ
ック図である。図において、10はロウアドレスバッフ
ァ、20はカラムアドレスバッファである。
ック図である。図において、10はロウアドレスバッフ
ァ、20はカラムアドレスバッファである。
上記両アドレスバッファ10、20でレベル比較のために
使用される基準電位VREFは、両アドレスバッファ10、20
に対応して設けられた基準電位発生回路40、50からそれ
ぞれ供給される。
使用される基準電位VREFは、両アドレスバッファ10、20
に対応して設けられた基準電位発生回路40、50からそれ
ぞれ供給される。
上記一方の基準電位発生回路40は前記第５図に示され
るものと同様に、多結晶シリコンで構成された複数個の
抵抗を直列接続し、電源電圧VCCとアース電圧VSSとの間
の電圧を抵抗分割することによって基準電位VREFRを形
成するようにしており、この値は外部アドレス入力信号
AINの論理“H"の規定値VIHと論理“L"の規定値VILとの
丁度中間の値VOよりもΔＶだけ低くされている。他方の
基準電位発生回路50も前記第５図に示されるものと同様
に構成されており、基準電位VREFCの値は外部アドレス
入力信号AINの論理“H"の規定値VIHと論理“L"の規定値
VILとの丁度中間の値VOよりもΔＶだけ高くされてい
る。すなわち、上記両基準電位発生回路40、50は互いに
独立してその値が設定されている。
るものと同様に、多結晶シリコンで構成された複数個の
抵抗を直列接続し、電源電圧VCCとアース電圧VSSとの間
の電圧を抵抗分割することによって基準電位VREFRを形
成するようにしており、この値は外部アドレス入力信号
AINの論理“H"の規定値VIHと論理“L"の規定値VILとの
丁度中間の値VOよりもΔＶだけ低くされている。他方の
基準電位発生回路50も前記第５図に示されるものと同様
に構成されており、基準電位VREFCの値は外部アドレス
入力信号AINの論理“H"の規定値VIHと論理“L"の規定値
VILとの丁度中間の値VOよりもΔＶだけ高くされてい
る。すなわち、上記両基準電位発生回路40、50は互いに
独立してその値が設定されている。
この実施例回路では、第４図の波形図の時刻T1でロウ
アドレスバッファ10が動作を開始するとき、前記したよ
うな基板バイアス電位の変動により基準電位が定常状態
の1.6Vから0.41V程度だけ上昇する。ところが、基準電
位発生回路40で形成されている基準電位VREFRはVOに対
し常にΔＶだけ低い電位に設定されており、このΔＶの
値を前記基板バイアス電位の変動に伴う基準電位の上昇
分0.41Vに設定しておけば、時刻T1における基板バイア
ス電位の変動を考慮した実際の基準電位VREFRの値はVO
に一致する。このため、ロウアドレスバッファ10が動作
するときには、最適な値にされた基準電位VREFを使用し
て外部アドレス入力信号のレベル判定を行なうことがで
き、これにより判定マージンが従来よりも多くなり、ロ
ウアドレスバッファにおける論理レベル判定動作に誤動
作が発生することが防止される。
アドレスバッファ10が動作を開始するとき、前記したよ
うな基板バイアス電位の変動により基準電位が定常状態
の1.6Vから0.41V程度だけ上昇する。ところが、基準電
位発生回路40で形成されている基準電位VREFRはVOに対
し常にΔＶだけ低い電位に設定されており、このΔＶの
値を前記基板バイアス電位の変動に伴う基準電位の上昇
分0.41Vに設定しておけば、時刻T1における基板バイア
ス電位の変動を考慮した実際の基準電位VREFRの値はVO
に一致する。このため、ロウアドレスバッファ10が動作
するときには、最適な値にされた基準電位VREFを使用し
て外部アドレス入力信号のレベル判定を行なうことがで
き、これにより判定マージンが従来よりも多くなり、ロ
ウアドレスバッファにおける論理レベル判定動作に誤動
作が発生することが防止される。
これと同様に、基準電位発生回路50で形成されている
基準電位VREFCはVOに対し常にΔＶだけ高い電位に設定
されており、このΔＶの値を前記基板バイアス電位の変
動に伴う基準電位の低下分0.41Vに設定しておけば、時
刻T2における基板バイアス電位の変動を考慮した実際の
基準電位VREFCの値はVOに一致する。このため、カラム
アドレスバッファ20が動作するときには、最適な値にさ
れた基準電位VREFCを使用して外部アドレス入力信号の
レベル判定を行なうことができ、これにより判定マージ
ンが従来よりも多くなり、カラムアドレスバッファにお
ける論理レベル判定時の誤動作の発生を防止することが
できる。なお、第４図中の実線は従来回路における基準
電位の変化を示している。
基準電位VREFCはVOに対し常にΔＶだけ高い電位に設定
されており、このΔＶの値を前記基板バイアス電位の変
動に伴う基準電位の低下分0.41Vに設定しておけば、時
刻T2における基板バイアス電位の変動を考慮した実際の
基準電位VREFCの値はVOに一致する。このため、カラム
アドレスバッファ20が動作するときには、最適な値にさ
れた基準電位VREFCを使用して外部アドレス入力信号の
レベル判定を行なうことができ、これにより判定マージ
ンが従来よりも多くなり、カラムアドレスバッファにお
ける論理レベル判定時の誤動作の発生を防止することが
できる。なお、第４図中の実線は従来回路における基準
電位の変化を示している。
［発明の効果］ 以上説明したようにこの発明によれば、基準電位発生
回路で形成される基準電位を使用する回路の誤動作を防
止することができる半導体集積回路を提供することがで
きる。
回路で形成される基準電位を使用する回路の誤動作を防
止することができる半導体集積回路を提供することがで
きる。
第１図はこの発明の一実施例回路の構成を示すブロック
図、第２図は上記実施例回路の波形図、第３図はこの発
明の他の実施例回路の構成を示すブロック図、第４図は
上記第３図の実施例回路の波形図、第５図はDRAMの一部
の構成を示す回路図、第６図はDRAMにおける各種信号の
波形図、第７図及び第８図はそれぞれDRAMにおける特性
図である。 10……ロウアドレスバッファ、20……カラムアドレスバ
ッファ、30,40,50……基準電位発生回路。
図、第２図は上記実施例回路の波形図、第３図はこの発
明の他の実施例回路の構成を示すブロック図、第４図は
上記第３図の実施例回路の波形図、第５図はDRAMの一部
の構成を示す回路図、第６図はDRAMにおける各種信号の
波形図、第７図及び第８図はそれぞれDRAMにおける特性
図である。 10……ロウアドレスバッファ、20……カラムアドレスバ
ッファ、30,40,50……基準電位発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 薫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭50−23143（ＪＰ，Ａ) 特開 昭50−107826（ＪＰ，Ａ) 特開 昭59−104793（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板と、 上記基板との間で容量結合され、ロウアドレス・ストロ
ーブ信号の立ち下がりに同期してその電位が降下する方
向に変化すると共にロウアドレス・ストローブ信号の立
ち上がりに同期してその電位が上昇する方向に変化する
ビット線と、 外部ロウアドレス信号を基準電位と比較してロウアドレ
ス信号の取り込みを行なうロウアドレス・バッファと、 外部カラムアドレス信号を上記基準電位と比較してカラ
ムアドレス信号の取り込みを行なうカラムアドレス・バ
ッファと、 上記基板との間で容量結合され、上記ロウアドレス・バ
ッファ及びカラムアドレス・バッファで使用される上記
基準電位を発生し、上記ロウアドレス・バッファで上記
ロウアドレス信号の取り込みが行なわる際にはこの基準
電位を降下する方向に変化させて論理“H"の規定値と論
理“L"の規定値の中間電位よりも低い電位に設定し、か
つ上記カラムアドレス・バッファで上記カラムアドレス
信号の取り込みが行なわる際にはこの基準電位を上昇す
る方向に変化させて論理“H"の規定値と論理“L"の規定
値の中間電位よりも高い電位に設定する基準電位発生回
路と を具備したことを特徴とする半導体集積回路。 - 【請求項２】半導体基板と、 上記基板との間で容量結合され、ロウアドレス・ストロ
ーブ信号の立ち下がりに同期してその電位が降下する方
向に変化すると共にロウアドレス・ストローブ信号の立
ち上がりに同期してその電位が上昇する方向に変化する
ビット線と、 外部ロウアドレス信号を第１の基準電位と比較してロウ
アドレス信号の取り込みを行なうロウアドレス・バッフ
ァと、 外部カラムアドレス信号を第２の基準電位と比較してカ
ラムアドレス信号の取り込みを行なうカラムアドレス・
バッファと、 上記基板との間で容量結合され、“H"の規定値と論理
“L"の規定値の中間電位よりも低い電位を上記ロウアド
レス・バッファで使用される上記第１の基準電位として
発生する第１の基準電位発生回路と、 上記基板との間で容量結合され、“H"の規定値と論理
“L"の規定値の中間電位よりも高い電位を上記カラムア
ドレス・バッファで使用される上記第２の基準電位とし
て発生する第２の基準電位発生回路と を具備したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230614A JPH0810554B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230614A JPH0810554B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6383994A JPS6383994A (ja) | 1988-04-14 |
| JPH0810554B2 true JPH0810554B2 (ja) | 1996-01-31 |
Family
ID=16910523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230614A Expired - Fee Related JPH0810554B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810554B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799619B2 (ja) * | 1989-12-28 | 1995-10-25 | 三菱電機株式会社 | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710507B2 (ja) * | 1973-06-28 | 1982-02-26 | ||
| JPS50107826A (ja) * | 1974-01-30 | 1975-08-25 | ||
| JPS59104793A (ja) * | 1982-12-08 | 1984-06-16 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS62283490A (ja) * | 1986-05-31 | 1987-12-09 | Toshiba Corp | 半導体集積回路 |
-
1986
- 1986-09-29 JP JP61230614A patent/JPH0810554B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6383994A (ja) | 1988-04-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |