JPS59104793A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関する。

ダイナミック型ＲＡＭ等において、アドレス信号、制御
信号及び書込みデータ信号は、半導体集積回路内に設け
られた基準電圧Ｖ　ｒｅｆを基準にしてそのハイレベル
又はロウレベルの判定が行われる。

従来のダイナミック型ＲＡＭにおいては、基準電圧発生
回路の出力端子と電源電圧Ｖｃｃと回路の接地電位端子
との間にそれぞれカップリング容量を設けて、基準電圧
Ｖｒｅｆの変動を押さえるものであった。

ところが、本顎発明者の研究により、上記基準電圧Ｖ　
ｒｅｆの変動要因が他にもあり、そのため上記カップリ
ング容量だけでは十分な基準電圧の安定化ができな−い
とうことが判明した。

すなわち、上記基準電圧Ｖｒｅｆば、上記外部入力信号
とともにサンプリング用の伝送ゲー）ＭＯＳＦＥＴを通
して取り込まれるものである。したがって、上記基準電
圧Ｖ　ｒｅｆは、上記ＭＯ３ＦＥＴのソース又はドレイ
ンを構成する拡散層に供給されるため、半導体基板との
接合容量を介して基板バイアス電圧の変動の影響をも受
けるものとなる。ちなみに、ダイナミック型ＲＡＭの動
作時における電源電圧ＶＣＣ，ＣＣ型圧Ｖｒｅｆ　、接
地電位Ｖｓｓ及び基板バイアス電圧ｖｂｂの電位変化の
一例を第１図に示している。同図において、アドレスス
トローブ信号ＲＡＳ及びＣＡＳのロウレベルに伴いそれ
ぞれのメモリ動作が行われるので、上記各電圧が変動す
る。この電圧変動のうち、基板バイアス電圧ｖｂｂが極
端に低下しているのは、センスアンプの増幅動作により
、メモリアレイの一方のデータ線におけるプリチージレ
ベルからロウレベル（は！Ｏｖ）に−斉に低下した重圧
が半導体基板とのカップリングにより伝えられるためで
ある。そして、この半導体基板バイアス電圧ｖｂｂが上
記カップリングにより基準電圧Ｖｒｅｆを変動させるも
のである。上記のよう“に基準電圧発生回路の出力端子
には、容量が接続されているのでその回復に時間がかか
るとともに、このタイミングは、カラムアドレスストロ
ーブＣＡＬＳのローラレベルへの変化に伴うカラムアド
レス信号の取込みタイミングと一致しているため、アド
レスバッファでの外部アドレス信号のレベル判定に誤動
作が生じる可能性が極めて高くなるものである。

この発明の目的は、外部入力信号を判定するための基準
電圧の安定化を図ったダイナミ・ツク型ＲＡＭを提供す
ることにある。

この発明の伯の目的は、簡単な回路構成により、上記基
準電圧の安定化を図ったダイナミ・ツク型ＲＡＭを提供
することにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。

以下、この発明を実施例とともに詳細に説明する。

第２図には、この発明の一実施例の回路図が示されてい
る。

同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｔ　ｎ５ｕｌａ
ｔｅｄ−Ｇａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒ
ａｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＦ、ＴＱｍとからなり、論理“１”、“０”の情
報はキャパシタＣｓに電荷が有るか無いかの形で記憶さ
れる。

情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣ−ｓを共通のデータ線ＤＬにつなぎ、デー
タ線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に
応じてどのような変化が起きるかをセニ／スすることに
よって行われる。

メモリセルＭＣを小さく形成し、かつ共ｉ＠のデータ線
ＤＬに多くのメモリセルをつないで高集積大容量のメモ
リマトリックスにしであるため、上記キャパシタＣｓと
、共通データ線ＤＬの浮遊容量Ｇｏとの関係は、Ｃ３／
ＣＯＯ比が非常に小さな値になる。したがって、上記キ
ャパシタＣｓに蓄積された電荷量によるデータ線ＤＬの
電位変化は、非常に微少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣ’ｄの容量値がメモリセルＭＣのキャ
パシタＣｓのほぼ半分であることを除き、メモリゼルＭ
Ｃと同じ製造条件、同じ設計定数で作られている。キャ
パシタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥ
ＴＱｄ”によって接地電位に充電される。

上記のように、キャパシタｃｄは、キャパシタＣ３の約
半分の容量値に設定されているので、メモリセルＭ　Ｃ
からの読み出し信号のほぼ半分に等しい基準電圧を形成
することになる。

センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号・（センス
アンプ制御信号）φｐａＬφｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補デ・−夕線ＤＬ、ＤＬに
その入出力ノードが結合されている。相補データ線ＤＬ
、ＤＬに結、合されるメモリセルの数は、検出精度を上
げるため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつ
のダミーセルが結合されている。また、各メモリセルＭ
Ｃは、１本のワード線ＷＬと相補対データ線の一方との
間に結合される。各ワード線ＷＬは双方のデータ線対と
交差しているので、ワード線ＷＬに生じる雑音成分が静
電結合によりデータ線にのっても、その雑音成分が双方
のデータ線対ＤＬ。

ＤＬに等しく現れ、差動型のセンスアンプＳ　Ａによっ
て相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷ下の一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記電圧差がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱ８
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ３ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（Ｏｖ）に到達する。

上記のアドレッシングの際、一旦破壊されたメモリセル
ＭＣの記憶情報は、このセンス動作によって得られたハ
イレベル若しくはロウレベルの電位をそのまま受は取る
ことによって回復する。

しかしながら、前述のようにハイレベルが電源電圧Ｖｃ
ｃに対して一定以上落ち込むと、何回かの読み出し、再
書込みを繰り返しているうちに論理“０”として読み取
られるところの誤動作が生じる。この誤動作を防ぐため
に設けられるのがアクティブリストア回路ＡＲである。

このアクティブリストア回路ＡＲは、ロウレベルの信号
に対して何ら影響を与えずハイレベルの信号にのみ選択
的に電源電圧Ｖｃｃの電位にブートストする働きがある
。このようなアクティブリストア回路ＡＲは、この発明
に直接関係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＩ、、ＣＤＬには、出力アンプ
を含むデ　−タ出力バッファＤＯＢの入力端子とデータ
入カバソファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｎをア
ドレスバッファＡＤＢに取込み、ロウデコーダＲ−ＤＣ
Ｈに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う、そして、カラムアドレスストローブ信号ＣＡＳによ
り形成されたタイミング信号φａｃに同期して外部アド
レス信号ＡＹＯ〜ＡＹｎをアドレスバッファＡＤＢに取
込み、カラムデコーダＣ−ＤＣＲに４云えるとともに、
データＩ泉選択タイミング信号φｙによりデータ線の選
択動作を行う。

第３図には、アドレスバッファＡＤＢの一実施例を示す
回路図が示されている。

外部アドレス信号Ａｔは、伝送ゲー）ＭＯ３ＦＥＴＱＩ
Ｏを通してＭＯ３ＦＥＴＱＩ　２のゲートに供給される
。基準電圧発生回路Ｖｒｅｆ　−Ｇで形成された基準電
圧Ｖ　ｒｅｆは、伝送ゲートＭｏ５ＦＥＴＱＩＩを通し
てＭＯ３ＦＥＴＱＩ　３のゲートに供給される。これら
のＭＯ３ＦＥＴＱ１２．Ｃ１３のドレインには、そのゲ
ート、ソース間が互いに交差結線されたＭＯ３ＦＥＴＱ
１４．Ｃ１５のドレインにそれぞれ接続される。また、
これらのＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５のドレインと
タイミング信号φａとの間には、ＭＯ３ＦＥＴＱＩ　６
゜Ｃ１７がそれぞれ設けられる。さらに、上記ＭＯ３Ｆ
ＥＴＱＩ　４．Ｑｌ　５とソース及びゲートがそれぞれ
共通接続されたＭＯ３ＦＥＴＱ１８．Ｃ１９が跣けられ
る。これらのＭ’０３ＦＥＴＱ１Ｂ。

Ｃ１９のドレインは、上記ＭＯ３ＦＥＴＱＩ　６゜Ｃ１
７のゲートにそれぞれ接続されるうそして、コレらのＭ
Ｏ３ＦＥＴＱＩ　６．Ｑｌ　７（７）ゲートには、タイ
ミング信号７ｂがそのゲートに印加されたブリチージＭ
Ｏ３ＦＥＴＱ２０．Ｑ２１が設けられる。

この実施例では、電源電圧Ｖｃｃ、接地電位Ｖｓｓの変
動の影響を防止するため、上記基準電圧発生回路Ｖｒｅ
ｆ　−Ｇの出力端子と電源電圧Ｖｃｃ及び回路の接地電
位Ｖｓｓとの間にそれぞれカンプリング容量Ｃ１，Ｃ２
が設けられる。また、半導体基板バイアス電圧ｖｂｂの
変動が基準電圧Ｖｒｅｆに影響を及ぼすのを相殺させる
ため、上記基準電圧Ｖｒｅｆ−Ｇの出力端子とタイミン
グ信号φｐａ２との間にカンプリング容量Ｃ３が新に設
けられるものである。

上記アドレスバッファＡＤＢの概略動作を第４図のタイ
ミング図に従って説明する。

アドレスストローブστ１のロウレベルへの変化により
、少しおくれでタイミング信号φａｃがロウレベルにな
り、伝送ゲートＭＯ３ＦＥＴＱＩ　Ｏ。

Ｑｌｌがオフ状態にされる。これにより、上記アドレス
ストローブ信号ＣＡＳの立ち下がりタイミング時のアド
レス信号Ａｔ及び基準電圧Ｖ　ｒｅｆがそれぞれＭＯ３
ＦＥＴＱＩ　２．Ｑｌ　３のゲートに取り込まれる。こ
の取り込んだ電圧に従ったコンダクタンス特性をＭＯ３
ＦＥＴＱＩ　２．Ｑｌ　３が示している。すなわち、ア
ドレス信号ＡｔがハイレベルならＭＯ３ＦＥＴＱＩ　２
のコンダクタンス特性は、ＭＯ３ＦＥＴＱ１３のコンダ
クタンス特性より大きくなり、アドレス信号Ａｉがロウ
レベルならＭＯ３ＦＥＴＱ１２のコンダクタンス特性は
、ＭＯ３ＦＥＴＱＩ　３のコンダクタンス特性より小さ
くなっている。そして、タイミング信号φａの立ち上が
りにより、上記ＭＯ３ＦＥＴＱＩ　６とＣ１３及びＭＯ
３ＦＥＴＱ１７とＣ１２とのコンダクタンス比によりＭ
Ｏ３ＦＥＴＱ１５．Ｃ１４のゲート電圧がそれぞれ決定
される。上記アドレス４８　号Ａ　ｉがハイレベルなら
ＭＯ３ＦＥＴＱＩ４のゲート電圧がＭＯ３ＦＥＴＱＩ　
５のゲート電圧より小さくなり、ロウレベルならＭＯＳ
　Ｆ　ＥＴＱ１４のゲート電圧がＭＯ３ＦＥＴＱＩ　５
のゲート電圧より大きくなる。そして、Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｃ１４、Ｃ１５の正帰還増幅動作により上記レ
ベル差を拡大するとともに、ＭＯ３ＦＥＴＱ１Ｂ、Ｃ１
９を通して上記ＭＯ３ＦＥＴＱ１６．Ｑ１７のコンダク
タンス特性を制御するので、高速に上記アドレス信号Ａ
Ｓの信号レベルに従った内部アドレス信号ａｉ、ａｔが
形成される。

上記のような外部アドレス信号Ａｉのレベル判定時にお
いて、センスアンプの動作により第１図に示すように基
準電圧Ｖ　ｒｅｆが変化すると、誤判定を生じてしまう
やこの実施例では、上記センスアンプの動作を制御する
タイミング信号φｐａ２をカンプリング容量Ｃ３を用い
て、基準電圧Ｖ　ｒｅｆ伝えるものである。

したがって、カップリング容量Ｃ３の容量値を適当に選
ぶことにより、タイミング信号φｐａ２のハイレベルへ
の変化による基準電圧Ｖ　ｒｅｆの変動分と上記半導体
基板バイアス電圧ｖｂｂのロウレベルへの変化による基
準電圧Ｖ　ｒｅｆの変動分を相殺させることができる。

この実施例では、単にカンプリング容量Ｃ３を追加する
だけであるので、極めて簡単に基準電圧Ｖｒｅｆの安定
化を実現することができる。

なお、上記カンプリング容量０１〜Ｃ３は、半導体基板
バイアス電圧ｖｂｂの影響を受けないようにするため、
特に制限されないが、第１層目の配線ｉ（導電性ポリシ
リコン）と比較的薄い絶縁膜を介して形成された第２層
目の配線層（導電性ポリシリコン又はアルミニュウム）
とを利用して形成される。

この発明は、前記実施例に限定されない。

上記基準電圧Ｖｒｅｆに対する半導体基板バイアス電圧
ｖｂｂによる変動分を相殺させるタイミング信号は、上
記タイミング信号φｐａｌ又はセンスアンプＳＡの共通
ソース線の電圧をインバータ回路により反転させたもの
を利用することができる。

また、ダイナミック型ＲＡＭを構成する具体的なメモリ
アレイの構成、そのｍ辺回路の構成は、種々の実施形態
をとることができるものである。

【図面の簡単な説明】

第１図は、ダイナミック型ＲＡＭの動作に伴う電圧変化
を示す波形図、 第２図は、この発明の一実施例を示す回路図、第３図は
、そのアドレスバッファの一実施例を示す回路図、 第４図は、その動作を説明するためのタイミング図であ
る。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路−ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレスバッファ１．　Ｄ　ＯＢ・・
データ信号バッファ、ＤＩＢ・・データ人力バッファ、
Ｖｒｅｆ−Ｇ・・基準電圧発生回路 ５　、′、′−＼ 代理人弁理士　薄１）＊“１千　′。

Claims (1)

1. 【特許請求の範囲】 １、′外部入力信号のハイレベル又はロウレベルを判定
   するための基準電圧を形成する基準電圧発生回路と、メ
   モリアレイを構成する一対のデータ線にその入出力ノー
   ドが結合され所定のタイミング信号により動作状態にさ
   れる差動型のセンスアンプと、上記基準電圧発生回路の
   出力端子と上記センスアンプを動作状態にするタイミン
   グ信号又は共通ソース線の電位の反転信号との間に設け
   られたカンブリング容量とを含むことを特徴とするダイ
   ナミック型ＲＡＭ。 ２、上記基準電圧発生回路の出力端子には、電源電圧Ｖ
   ｃｃと回路の接地電位端子との間にそれぞれカップリン
   グ容量が設けられるものであることを特徴とする特許請
   求の範囲第１項記載のダイナミック型ＲＡＭ。 ３、上記カンプリング容量は、第１層目の配線層と第２
   層目の配線層とを利用して形成されるものであ“ること
   を特徴とする特許請求の範囲第１又は第２項記載のダイ
   ナミック型ＲＡＭ。