JPS59152589A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えは、ダミーセルを
用いてメモリセルの読み出し基準電圧を形成する回路形
態のダイナミ・ツク型ＲＡＭに有効な技術に関するもの
である。

〔背景技術〕

半導体集積回路技術の進展により半導体基板上に形成さ
れる素子、配線が微細化され、その記憶容量の増大が図
られている。

ダイナミック型ＲＡＭでは、１ビツトの情報を情報記憶
用キャパシタに電荷が有るか無いかの形で記憶している
。そして、その情報読み出しは、アドレス選択用ＭＯＳ
　Ｆ　ＥＴをオン状態にして記憶用キャパシタをカラム
データ線につなぎ、データ線の電位に記憶用キャパシタ
に蓄積された電荷量に応じてどのような変化が起きるか
をセンスすることによって行われる。したがって、上記
素子サイズの微細化によりキャパシタに蓄積される電荷
量が少なくなるのでその読み出しレベルは益々小さくな
っしまう。

そこで、このような微少な信号を検出するための基準と
してダミーセルが設けられている。このダミーセルは、
そのキャパシタＣｄの容量値がメモリセルのキャパシタ
Ｃ３のは＼゛半分あることを除き、メモリセルと同し製
造条件、同じ設計定数で作られている。キャパシタＣｄ
は、アドレッシングに先立って、ＭＯＳＦＥＴＱｄ’　
によって接地電位に充電される。

上記のように、基準電圧を形成するダミーセルのキャパ
シタは、メモリセルのキャパシタの約半分の容量値に設
定されているので、メモリセルＭＣからの読み出し信号
のは一°半分に等しい基準電圧を形成することになる。

しかしながら、従来のダイナミック型ＲＡＭにおいては
、上記ダミーセルへのブリチージは、アドレッシングに
先立ったメモリセル非選択期間に行われていたため、次
のような問題の住しることが本願発明者によって明らか
にされた。

ずなわぢ、上記プリチージ期間においては、当然のよう
に各メモリセルのアドレス選択用ＭＯ３ＦＥＴはオフ状
態となっているのに対して、ダミーセルにはプリチージ
ＭＯ３ＦＥ、Ｔによって接地電位が与えられる。したが
、って、この時に電源電圧Ｖｃｃが変動すると、ダミー
セルのキャパシタには、この変動した電源電圧Ｖｃｃに
よりプリチージされるものきなるのに対して、メモリセ
ルには前の電源電圧に従った記憶レベルが保持されたま
まとなる。このため、次の読み出し動作において、基準
電圧が実質的に変動したと等価になり、誤動作の原因に
なるものである。

〔発明の目的〕

この発明の目的は、電源電圧変動マージンを拡大したダ
イナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダミーセルへのプリチージをセンスアンプが
動作した後からメモリセルを非選択とするまで行うこと
により、同じ電源電圧のもとてメモリセルの記憶情報と
基準電圧とを形成することによって電源電圧マージンの
拡大を達成するものである。

〔実施例〕

第１ＦＡには、この発明の一実施例のダイナミ・ツク型
ＲＡＭの回路図が示されている。

同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａ
ｔｅｄ−Ｇａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒ
ａｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１”、“０″の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。

情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣ３と、
共通データ線ＤＬの浮遊容量Ｇｏ（図示せず）との関係
は、Ｃｓ　／　Ｃｏの比が非常に小さな値になる。した
がってミ上記キャパシタＣｓに蓄積された電荷量による
データ線ＤＬの電位変化は、非常に微少な信号となって
いる。

このような微少な信号を検出するための基−°とじてダ
ミーセルＤＣが設けられている。このダミーセルＤＣは
、そのキャパシタＣｄの容量値がメモリセルＭＣのキャ
パシタＣｓのほぼ半分であることを除き、メモリセルＭ
Ｃと同じ製造条件、同じ設針定数で作られている。キャ
パシタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥ
ＴＱｄ’によって接地電位に充電される。

上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。

センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ＋φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線Ｉ）Ｌ
、ＤＬに結合されるメモリセルの数は、検出精度を上げ
るため等しくされ、ＤＬ、Ｄ〒−のそれぞれに１個ずつ
のダミーセルが結合されている。また、各メモリセルＭ
Ｃは、１本のワード線ＷＬと相補対データ線の一方との
交叉点において結合される。各ワード線ＷＬは双方のデ
ータ線対と交差しているので、ワード線ＷＬに生じる雑
音成分が静電結合によりデータ線にのっても、その雑音
成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動
型のセンスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、下１に現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降してい（。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱＢ
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ３ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電ｆＭ電圧Ｖｃｃより低く上記しきい値
電圧より高い電位に留まるとともに、低い方の電位は最
終的に接地電位（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されたメモリセル
ＭＣの記憶情報は、このセンス動作によって得うれたハ
イレベル若しくはロウレベルの電位をそのまま受は取る
ことによって回復する。

しかしながら、前述のようにハイレベルが電源電圧Ｖｃ
ｃに対して一定以上落ち込むと、何回かの読み出し、再
書込みを繰り返しているうちに論理“０”として読み取
られるところの誤動作が生じる。この誤動作を防ぐため
に設けられるのがアクティブリストア回路Ａ、Ｒである
。このアクティブリストア回路ＡＲは、ロウレベルの信
号に対して何ら影響を与えずハイレベルの信号にのみ選
択的に電源電圧ＶＣＣの電位にブーストする働きがある
。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、Ｃ百１
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相禎データ線対ＣＤＬ、ＣＩ）Ｌに接続される。この
コモン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプ
を含むデータ出カバソファＤＯＢの入力端子とデータ人
力バッフ７ＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、アドレスバ
ッファＡＤＢは、印加された外部アドレス信号ＡＸＯ〜
ＡＸｉに従った内部相補アドレス信号を形成し、ロウア
ドレスストローブ信号ＲＡＳにより形成されたタイミン
グ信号φ８ｒに同期して内部相補アドレス信号をロウデ
コーダＲ−ＤＣＨに送出する。ロウデコーダＲ−Ｉ）　
ＣＲは、この内部相補アドレス信号とワード線選択タイ
ミング信号φＸとを受けて、所定のワード線及びダミー
ワード線の選択動作を行う。また、アドレスバッファΔ
ＤＢは、印加された外部アドレス信号ＡＹＯ〜ＡＹｌに
従った内部相補アドレス信号を形成し、カラムアドレス
ストローブ信号ＣＡＳにより形成されたタイミング信号
φａｃに同期して、それをカラムデコーダＣ−ＤＣＨに
送出する。カラムデコーダＣ−ＤＣＲは、この内部相補
アドレス信号と、データ線選択タイミング信号φｙとを
受けてデータ線の選択動作を行う。

タイミング発生回路ＴＧは、特に制限されないが、外部
端子からのロウアドレスストローブ信号ＲＡＳ、カラム
アドレスストローブ信’＋ｃｘｓ及びライトイネーブル
信号ＷＥを受けて上記動作に必要な各種タイミング信号
を形成する。

この実施例では、第２図のタイミング図に示すように、
ダミーセルへのプリチージ動作を行うものである。

ロウアドレス信号ＡＸＯ−ＡＸＩがアドレスバッファＡ
ＤＢに取り込まれ、ランチされると上記ロウアドレス信
号より遅れてアドレスストロ−ｉブ信号ＲＡＳがロウレ
ベルになる。ここで、ＲＡＳ信号をロウアドレス信号Ａ
ＸＯ〜ＡＸｉよりＪらせる理由は、ロウアドレス信号Ａ
ＸＯ−ＡＸｉをアドレスバッファＡＤＢに確実に取り込
むためである。

次に、ＲＡＳ信号から遅延した信号φａｒがアドレスバ
ッファに印加され、上記ラッチされたロウアドレス信号
に対応した相補内部アドレス信号■０〜ａｘｉをロウア
ドレスデコーダＲ−ＤＣＨに送出する。ロウアドレスデ
コーダＲ−ＤＣＲは、その出力を上記相補アドレス信号
ａｘｅ−ａｘ目こ従って選択されたものだけハイレベル
に留まらせ、選択されないものをロウレベルにする。

そして、上記選択されたロウアドレスデコーダＲ−ＤＣ
Ｒの出力は、上記タイミング信号φａｒがら遅延したワ
ード線選択タイミング信号φＸに同期してメモリアレイ
に送出される。こうして、メモリアレイの１本のワード
線とごれに対応したダミーワード線とが選択され、選択
されたメモリセルの微少記憶信号とダミーセルの基準電
圧とが相補データ線対に読み出される。

次に、タイミング信号φｐａ　（φｐａｌ、φｐａ２　
）により、センスアンプＳＡが活性化され、上記微少記
憶信号の増幅動作が行われる。

この実施例では、上記センスアンプＳＡが動作を開始し
て、相補データ線対に増幅信号が現れた時、上記基準電
圧が不用になるので、ダミーワード線が非選択状態のロ
ウレベルにされる。そして、プリチージを行うブリチー
ジ信号φｄｃがハイレベルに立ち上がり、ダミーセルの
プリチージＭＯＳＦＥＴＱｄをオン状態にする。

その後、カラムアドレス信号ＡＹＯ〜ＡＹｉがアドレス
バッファＡＤＢに取り込まれ、ラッチされると上記同様
にカラムアドレス信号ＡＹＯ−ＡＹｉより遅れてアドレ
スストローブ信号σＡＳがロウレベルになる。

次に、ＣＡＳ信号から遅延した信号φａｃがアドレスバ
ッファＡＤＢに印加され、上記ランチされたカラムアド
レス信号に対応した相補内部アドレス信号ＨＯ〜！ＬＬ
ｉをカラムアドレスデコーダＣ−ＤＣＲに送出する。カ
ラムアドレスデコーダＣ−ＤＣＲは、その出力を上記相
補アドレス信号！ＬＬ。

〜シリに従って選択されたものだけハイレベルに留まら
せ、選択されないものをロウレベルにして一対の相補デ
ータ線を選択して共通データ線に接続する。このように
して、メモリアレイ内の１つのメモリセルの選択（アド
レス設定）が行われる。

読み出しモードにおいては、ライトイネーブル□　ｌ 信号ＷＥはハイレベルとなる。この信号ＷＥは、上記信
号の３がロウレベルになる前にハイレベルになるように
設定される。なぜなら、上記信号ＣＡＳがロウレベルに
なると、結果的にメモリアレイの１つのアドレスが設定
されるため−その前から信号ＷＥＧハイレベルにしてお
き、読み出し動作の準備をして読み出し開始時間を短く
するためである。

また、ＣＡＳ系信号のφｏｐがデータ出カバソファＤＯ
Ｂアンプに印加されると、データ出力バッファＤＯＢが
アクティブになり、上記設定されたアドレスの情報が増
幅され、データ出力バッファを介して出力端子に送出さ
れる。

このようにして読み出しが行われるが、ＣＡＳ信号がハ
イレベルになると読み出し動作は、終了蓋る。すなわち
、各信号はもとの非選択状態のレベルになる。この時、
上記ダミーセルのプリデータ信号φｄｃは、上記ワード
線の選択タイミング信号φＸとともに非選択のロウレベ
ルにされる。

したがって、メモリアレイの非選択期間において、電源
電圧Ｖｃｃに大幅な変動（バンプ）が生じても、メモリ
セル及びダミーセルは前の動作状態におに３る電源電圧
Ｖｃｃに従って記憶レベル及び基準電圧レベルを保持し
たままとなるものである。

なお、書込み動作では、ライトイネーブル信号ＷＥのロ
ウレベルにより、データ人カバソファＤＩＢが動作状態
となって、書込みデータが共通データ線ＣＤＬ、ＣＤＬ
を通して選択されたメモリセルに書込まれる。

［効　果〕 （１）この実施例では、メモリセルのキャパシタに保持
される実質的なレベルとダミーセルのキャパシタに保持
される基準レベルとは同じ電源電圧ＶＣＣのもとに形成
されるので、非選択期間における電源電圧変動（バンプ
）対する影響が軽減されるという作用によって、電源電
圧変動に対するマージンを拡大できるという効果が得ら
れる。

（２）上記（１）により、１つのデータ線に結合できる
メモリセルの数及び情報記憶用キャパシタの容量値を小
さくできるという作用によって、記憶容量を大きくでき
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリセルの
記憶用キャパシタと同じ容量値のキャパシタをダミーセ
ルに設けるとともに、その一端にＶｃｃ／２の電圧を印
加することにより基準レベルを形成するものであっても
よい。

〔利用／Ｉ（野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるグイナミソク型ＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものでなく、この発明は、キャパシタに情報記憶レベ
ルを蓄積させるメモリセルの読み出し基準電圧をダミー
セルに設けたキャパシタを利用して形成する方式の半導
体メモリに広く利用することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するためのタイミング図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ（、−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・デー
タ出力バッファ、ＤｒＢ・・データ人カバソファ、ＴＧ
・・タイミング発生回路

Claims (1)

1. 【特許請求の範囲】 １、情報記憶キャパシタとアドレス選択用ＭＯ３ＦＥＴ
   とで構成された複数のメモリセルと、基準電圧を形成す
   るキャパシタとアドレス選択用ＭＯ３Ｆ　Ｅ　Ｔ及びブ
   リチージ用ＭＯ３ＦＥＴとで構成され、上記メモリセル
   からの読み出し基準電圧を形成する複数のダミーセルと
   、同じ行に配置された複数のメモリセル及び１つのダミ
   ーセルの入出力端子にそれぞれ結合された複数のデータ
   線と、同じ列に配置されたメモリセルのアドレス選択用
   Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲートに結合されたワード線及
   び同じ列に配置されたダミーセルのアドレス選択用ＭＯ
   ３ＦＥＴのゲートに結合されダミーワード線とを含むメ
   モリアレイと、上記データ線にその入出力ノードが結合
   されたセンスアンプとを含み、上記センスアンプが動作
   した後ダミーワード線を非選択状態とするとともに、プ
   リチージ動作を開始して、上記ワード線の非選択とは−
   同じタイミングでブリチージを終了させることを特徴と
   するダイナミック型ＲＡＭや ２３７上記ダミーセルのキャパシタは、メモリアレイの
   情報記憶用キャパシタのはゾ１／２の容量値に設定され
   るものであることを特徴とする特許請求の範囲第１項記
   載のダイナミック型ＲＡＭ。 ３、上記ダミーセルのキャパシタの容量１ａ　Ｓよ、メ
   モリセルの情報記憶用キャパシタの容量値と同じに設定
   されるものであることを特徴とする特許請求の範囲第１
   項記載のダイナミック型ＲＡＭつ