JPS60246094A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、データ線を電
源電圧レベルにプリチャージするものに利用して有効な
技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおけるメモリセルＭＣは、情報
を電荷の形態で記憶する記憶用キャパシタＣｓとアドレ
ス選択用のＭＯ３ＦＥＴＱｍとによって構成される。そ
して、論理“１″、“０″の情報はキャパシタＣｓに電
荷が有るか無いかの形で記憶される。情報の読み出しは
、ＭＯ３ＦＥＴＱｍをオン状態にしてキャパシタＣｓを
共通のデータ線ＤＬにつなぎ、データ線ＤＬの電位がキ
ャパシタＣｓに蓄積された電荷量に応じてどのような変
化が起きるかをセンスすることによって行われる。この
場合、その予備動作としてデータ線は、電源電圧により
プリチャージされる（例えば特願昭５６−２０９３９７
号参照）。

ところで、半導体技術の進展により、益々素子の微細化
が図られ、約１Ｍビットのような大記憶容量化を図った
ダイナミック型ＲＡＭが検討されている。このような大
記憶容量のダイナミック型ＲＡＭにあっては、その記憶
素子の増大に伴い、従来のダイナミック型ＲＡＭのよう
に、全データ線を一斉にプリチャージする方式では、大
きなピーク電流が電源線に流れてしまうという問題が生
じるものである。

〔発明の目的〕

この発明の目的は、電源供給線に流れるピーク電流値の
削減を図ったグイナミソク型ＲＡＭを提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ブリチャニジＭＯ３ＦＥＴを複数組に分割し
て、時間差を持ったプリチャージパルスにより、上記プ
リチャージＭＯＳ　Ｆ　ＥＴを時系列的にオン状態とし
て、電源供給線に流れるピーク電流値を低減させるもの
である。

〔実施例〕

第１図には、この発明に係るグイナミソク型ＲＡＭの一
実施例の回路図が示されている。

同図に示した実施例回路では、Ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｔ　ｎ５ｕｌａ
ｔｅｄＧａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎ
ｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１”、“０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。

情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量Ｃｏ（図示せず）との関係
は、Ｃｓ　／　Ｃｏの比が非常に小さな値になる。した
がって、上記キャパシタＣｓに蓄積された電荷量による
データ線ＤＬの電位変化は、非常に微少な信号となって
いる。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのはソ゛半分であることを除き、メモリセルＭ
Ｃと同じ製造条件、同じ設計定数で作られている。キャ
パシタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥ
ＴＱｄ’によってリセットされる。

上記のように、キャパシタＣｄは、キャパシタＣ５の約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のはり半分に等しい基準電圧を形成す
ることになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ　＋φｐａ２で決まるセンス期
間に拡大するセンスアンプであり（その動作は後述する
）、１対の平行に配置された相補データ線ＤＬ、ＤＬに
その入出力ノードが結合されている。相補データ線ＤＬ
、ＤＬに結合されるメモリセルの数は、検出精度を上げ
るため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつの
ダミーセルが結合されている。また、各メモリセルＭＣ
は、１本のワード線ＷＬと相補対データ線の一方との間
に結合される。各ワード線ＷＬは双方のデータ線対と交
差しているので、ワード線ＷＬに生じる雑音成分が静電
結合によりデータ線にのっても、その雑音成分が双方の
データ線対ＤＬ。

ＤＬに等しく現れ、差動型のセンスアンプＳＡによって
相殺される。上記アドレッシングにおいて、相補データ
線対ＤＬ、ＤＬの一方に結合されたメモリセルＭＣが選
択された場合、他方のデータ線には必ずダミーセルＤＣ
が結合されるように一対のダミーワード線ＤＷＬ、ＤＷ
Ｌの一方が選択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＢＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記電圧差がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３Ｆ、ＥＴＱ
Ｂがタイミング信号φｐａ２によって導通するので、上
記低い方のデータ線電位が急速に低下する。このように
２段階にわけてセンスアンプＳＡの動作を行わせること
によって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ３ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（ＯＶンに到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブーストする働きがある。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出力バッファＤＯＢの入力端子とデータ入カ
バソファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｒに同期して外部アドレス信’ｉニーＡＸＯ−ＡＸ
ｉをアドレスバッファへＤＢに取込み、ロウデコーダＲ
−ＤＣＲに伝えるとともに、ワード線選択タイミング信
号φＸにより所定のワード線及びダミーワード線選択動
作を行う。そして、カラムアドレスストローブ信号ＣＡ
Ｓにより形成されたタイミング信号φａｃに同期して外
部アドレス信号ＡＹＯ〜ＡＹｉをアドレスバッファＡＤ
Ｈに取込み、カラムデコーダＣ−ＤＣＨに伝えるととも
に、データ線選択タイミング信号φｙによりデータ線の
選択動作を行う。

タイミング制御回路ＴＣは、外部から供給されたアドレ
スストローブ信号ＲＡＳ、ＣＡＳと、ライトイネーブル
信号ＷＥとを受け、上記代表として示されたタイミング
信号の他各種タイミング信号を形成する。

リフレッシュ制御回路ＲＥＦＣは、後述するようなタイ
マー回路と、内部ロウアドレス信号ａｘＱ−ａｘｉを形
成するカウンタ回路とを含んでおり、外部端子から供給
されるリフレッシュ信号ＲＥＦに従った自動リフレッシ
ュ動作を行うものである。このような自動リフレッシュ
回路は、公知であるので、その詳細な説明は省略する。

この実施例においては、上記相補データ線ＤＬ。

ＤＬに設けられるプリチャージ回路として、ＭＯ３ＦＥ
ＴＱ１０〜Ｑ１３が用いられる。これらのＭＯ３ＦＥＴ
ＱＩ　Ｏ〜Ｑ１３は、特に制限されないが、平行に配置
された一方のデータ線ＤＬ側に設けられたＭＯ５ＦＥＴ
ＱＩ　Ｏ，Ｑｌ　２と他方のデータ線ＤＬ側に設けられ
たＭＯ３ＦＥＴＱＩ　１゜Ｑｌ３のように２組に分割さ
れ、それぞれにプリチャージパルスφｐｃｌとφｐｃ２
が供給される。これらのブリチ中−ジパルスφｐｃｌと
φｐｃ２トハ、後述するように時間差をもって発生させ
られる。

これにより、ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２とＱｌｌ
、Ｑｌ３とは少し時間差をもってオン状態になり、それ
ぞれのデータ線にプリチャージ電流を供給するものであ
る。

以下、第２図に示した読み出し動作のタイミング図を参
照して、この実施例回路の動作を説明する。

ロウアドレス信号ＡＸがアドレスバッファに取り込まれ
、ラッチされると上記ロウアドレス信号より遅れてアド
レスストローブ信号ＲＡＳがロウレベルになる。ここで
、ＲＡＳ信号をロウアドレス信号ＡＸより遅らせる理由
は、メモリアレイにおけるロウアドレスとしてロウアド
レス信号ＡＯ〜Ａｔを確実に取り込むためである。次に
、図示しないが上記ＲＡＳ信号から遅延した信号φａｒ
がアドレスバッファに印加され、上記ランチされたロウ
アドレス信号に対応した相補内部アドレス信号をロウア
ドレスデコーダＲ−ＤＣＲに送出スる。

ロウアドレスデコーダＲ−ＤＣＲは、その出力を上記相
補アドレス信号に従って選択されたものだけハイレベル
に留まらせ、選択されないものをロウレベルにする。上
記選択されたロウアドレスデコーダＲ−ＤＣＨの出力は
、上記タイミング信号φａｒを遅延することによって形
成されたワード線選択タイミング信号φＸに同期してメ
モリアレイに送出される。こうして、メモリアレイの１
本のワード線とダミーワード綿線が選択され、選択され
たメモリセルとダミーセルの微少記憶信号がデータ線に
読み出される。

次に、タイミング信号φｐａにより、センスアンプＳへ
が活性化され、上記微少記憶信号の増幅動作が行われる
。

その後、カラムアドレス信号ＡＹがアドレスバッファに
取り込まれ、ラッチされると上記同様にカラムアドレス
信号ＡＹより遅れてアドレスストローブ信号ＣＡＳをロ
ウレベルにする。

次に、図示しないが上記ＣＡＳ信号から遅延した信号φ
ａｃがアドレスバッファに印加され、上記ラッチされた
カラムアドレス信号に対応した相補内部アドレスをカラ
ムアドレスデコーダＣ−ＤＣＲに送出する。カラムアド
レスデコーダＣ−ＤＣＲは、その出力を上記相補アドレ
ス信号に従って選択されたものだけハイレベルに留まら
せ、選択されないものをロウレベルにして、１つのデー
タ線を選択する。

このようにして、メモリアレイ内の１つのメモリセルの
選択（アドレス設定）が行われる。

読み出しモードにおいては、制御信号ＷＥはハイレベル
となる。この制御信号ＷＥは、上記信号ＣＡＳがロウレ
ベルになる前にハイレベルになるように設定される。な
ぜなら、上記信号ＣＡＳがロウレベルになると、結果的
にメモリアレイの１つのアドレスが設定されるため、そ
の前から信号ＷＥをハイレベルにしておき、読み出し動
作の準備をして読み出し開始時間を短くするためである
。

また、ＣＡＳ系信号のφｒｗが出力アンプに印加される
と、出力アンプがアクティブになり、上記設定されたア
ドレスの情報が増幅され、デーク出カバッファを介して
出力端子に送出される。

このようにして読み出しが行われるが、上記アドレスス
トローブ信号ＲＡＳ、ＣＡＳ信号がハイレベルになると
読み出し動作は終了する。この時、プリチャージパルス
φｐｃｌが先にハイレベルになってまずＭＯ３ＦＥＴＱ
Ｉ　Ｏ，０，１２をオン状態なり、一方のデータ線ＤＬ
にプリチャージ電流を供給する。次いで、プリチャージ
パルスφｐｃ２がハイレベルになってＭＯ３ＦＥＴＱＩ
　１．Ｑｌ、３をオン状態にして他方のデータ線ＤＬ側
にプリチャージ電流を供給する。このようにプリチャー
ジＭＯ３ＦＥＴを２組に分割して、一定の時間差をもっ
てプリチャージを行わせることにより、１源供給線Ｖｃ
ｃから流れる電流のピーク値をはｙ゛半減せるものであ
る。

〔効　果〕

プリチャージＭＯＳ　Ｆ　ＥＴを複数組に分割して、複
数組のプリチャージＭＯ３ＦＥＴを時間差をもってオン
状態にさせる。これにより、上記分割数に応じて電源供
給線から流れるプリチャージ電流のピーク値を大幅に低
減させることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記プリチャ
ージＭＯ３ＦＥＴの分割方法は、複数のメモリアレイ　
（マット）からなるダイナミック型ＲＡＭにあっては、
各メモリアレイ毎に分割するものであってもよい。この
場合には、上記第１図の実施例回路のように、１つのメ
モリアレイ内に２つのタイミング信号φｐｃｌとφｐｃ
２を供給するための信号線が配置することがないから、
メモリアレイの高集積化を図ることができるものとなる
。

また、上記複数に分割したプリチャージＭＯ３ＦＥＴの
動作タイミングのずれは、プリチャージ電流におけるピ
ークタイミングがずれていればよいから極めて短く設定
されるものである。したがって、上記のようにメモリア
レイ毎にプリチャージＭＯＳ　Ｆ　ＥＴを分割した場合
には、１つのタイミング発生回路からそれぞれのメモリ
アレイに上記タイミングパルスを供給する信号伝達径路
を利用して上記プリチ中−ジタイミングの特開差を設定
することができるものである。

さらに、上記プリチャージパルスφｐｃは、ブートスト
ラップを利用して電源電圧Ｖｃｃ以上の高しヘルニシて
、データ線のプリチャージレベルヲｆｉ源電圧Ｖｃｃレ
ベルにするものであってもよい。

〔利用分野〕

この発明は、データ線を電源電圧Ｖｃｃによりプリチャ
ージする方式のダイナミック型ＲＡＭに広く利用できる
ものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す回路図、 第２図は、そのの−例を示すタイミング図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ，Ｃ−ＤＣＲ・・１１つ／カラム
デコーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・デ
ータ信号バッフ１、ＤＴＢ・・データ入カバソファ、Ｔ
Ｃ・・タイミング制匍１回路、ＭＰＸ・・マルチプレク
サ、ＲＥＦＣ・・リフレッシュ制御回路

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイにおけるデータ線を電源電圧レベルに
   プリチャージするプリチャージＭＯ３ＦＥＴを複数組に
   分割し、これらのプリチャージＭＯ３ＦＥＴを時間差を
   もってオン状態にしてそれぞれのデータ線のプリチャー
   ジ動作を行わせるプリチャージ回路を具備することを特
   徴とするダイナミック型ＲＡＭ。 ２、上記メモリアレイは、複数個からなり、上記プリチ
   ャージＭＯ３ＦＥＴは、各メモリアレイ毎に分割される
   ものであることを特徴とする特許請求の範囲第１項記載
   のダイナミック型ＲＡＭ。