JPS6273491A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPS6273491A JPS6273491A JP60211422A JP21142285A JPS6273491A JP S6273491 A JPS6273491 A JP S6273491A JP 60211422 A JP60211422 A JP 60211422A JP 21142285 A JP21142285 A JP 21142285A JP S6273491 A JPS6273491 A JP S6273491A
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- JP
- Japan
- Prior art keywords
- circuit
- charging
- group
- circuits
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ｊを明の技術分野１
この発明はダイナミック型メモリを使用し、データアク
セスに先立ち所定の回路点の充電を１１なうダイナミッ
ク型半導体記憶装置に関する。
セスに先立ち所定の回路点の充電を１１なうダイナミッ
ク型半導体記憶装置に関する。
［発明の技術的背景とその問題点］
ダイナミック型半導体記憶装置では、データアクセスに
先立ち、ビット線を始めとする各回路部分が所定電位に
充電される。このような記憶装置において集積規模が大
きくなると、一回の充電サイクルで充電を行なわなけれ
ばならない回路部分に存在する容量が非常に大きなもの
となる。例えばピッ１〜線を例にすると、１本のビット
線の容量は高々数百（ｆＦ）であっても、集積規模が大
きくなると総容最は数百（ｐＦ）にも達する。これはそ
れぞれの内部回路点を所定電位に充電する必要があるロ
ウ・デコーダ回路やカラム・デコーダ回路などにおいて
も同様である。このような容量を充電する際に大きな電
流が流れるために電源ラインにはノイズが発生する。こ
のノイズは内部回路の誤動作の発生原因となる。このた
め、従来ではビット線の充電、ロウ・デコーダ回路内の
充電、カラム・デコーダ回路内の充電などの開始時刻を
順次ずらすことにより、充電サイクル中に発生するノイ
ズが重ならないようにする技術が用いられている。
先立ち、ビット線を始めとする各回路部分が所定電位に
充電される。このような記憶装置において集積規模が大
きくなると、一回の充電サイクルで充電を行なわなけれ
ばならない回路部分に存在する容量が非常に大きなもの
となる。例えばピッ１〜線を例にすると、１本のビット
線の容量は高々数百（ｆＦ）であっても、集積規模が大
きくなると総容最は数百（ｐＦ）にも達する。これはそ
れぞれの内部回路点を所定電位に充電する必要があるロ
ウ・デコーダ回路やカラム・デコーダ回路などにおいて
も同様である。このような容量を充電する際に大きな電
流が流れるために電源ラインにはノイズが発生する。こ
のノイズは内部回路の誤動作の発生原因となる。このた
め、従来ではビット線の充電、ロウ・デコーダ回路内の
充電、カラム・デコーダ回路内の充電などの開始時刻を
順次ずらすことにより、充電サイクル中に発生するノイ
ズが重ならないようにする技術が用いられている。
第１１図はこのような技術を用いて電源ラインに発生す
るノイズを減少させるようにした従来のダイナミック型
半導体記憶装置の概略的な構成を示すブロック図である
。
るノイズを減少させるようにした従来のダイナミック型
半導体記憶装置の概略的な構成を示すブロック図である
。
図において１０は？！数のダイナミック型メモリセルが
マトリクス状に配置されたメモリセルアレイである。こ
のメモリセルアレイ１０内のメモリセルは？！数の各ビ
ット＄１１１に接続されている。これら複数のどツ１−
線１１は、メモリセルのデータアクセスに先立ち各ビッ
ト線１１を充電するビット線充電回路１２に接続されて
いる。また上記メモリセルアレイ１０内のメモリセルは
ロウ・デコーダ回路１３およびカラム・デコーダ回路１
４より選択され、両デコーダ回路１３．１４で選択され
たメモリセルのデータはデータ入出力線１５を介してデ
ータ入出力回路１６に結合される。そしてこのデータ入
出力回路１６を通してデータの書込みもしくは読み出し
が行われる。
マトリクス状に配置されたメモリセルアレイである。こ
のメモリセルアレイ１０内のメモリセルは？！数の各ビ
ット＄１１１に接続されている。これら複数のどツ１−
線１１は、メモリセルのデータアクセスに先立ち各ビッ
ト線１１を充電するビット線充電回路１２に接続されて
いる。また上記メモリセルアレイ１０内のメモリセルは
ロウ・デコーダ回路１３およびカラム・デコーダ回路１
４より選択され、両デコーダ回路１３．１４で選択され
たメモリセルのデータはデータ入出力線１５を介してデ
ータ入出力回路１６に結合される。そしてこのデータ入
出力回路１６を通してデータの書込みもしくは読み出し
が行われる。
また、上記ロウ・デコーダ回路１３およびカラム・デコ
ーダ回路１４にはロウ・アドレスバッファ回路１７およ
びカラム・アドレスバッファ回路１８からの出力アドレ
スが供給される。さらに充電制御信号発生回路１９．２
０．２１が設けられ、上記ビット線充電回路１２、ロウ
・デコーダ回路１３およびカラム・デコーダ回路１４そ
れぞれにおける充電動作の開始■うへ１１が、これら充
電制御１１信号発生回路１９．２０．２１で発生され、
それぞれタイミングが異なった３擾類の副面信号φ１、
φ２、φ３に基づいてそれぞれ制御されるようになって
いる。
ーダ回路１４にはロウ・アドレスバッファ回路１７およ
びカラム・アドレスバッファ回路１８からの出力アドレ
スが供給される。さらに充電制御信号発生回路１９．２
０．２１が設けられ、上記ビット線充電回路１２、ロウ
・デコーダ回路１３およびカラム・デコーダ回路１４そ
れぞれにおける充電動作の開始■うへ１１が、これら充
電制御１１信号発生回路１９．２０．２１で発生され、
それぞれタイミングが異なった３擾類の副面信号φ１、
φ２、φ３に基づいてそれぞれ制御されるようになって
いる。
ここで上記ビット線充電回路１２、ロウ・デコーダ回路
１３およびカラム・デコーダ回路１４などはそれぞれ同
一回路機能を持つ？！数の回路群で構成されており、こ
れらビット線光電回路１２、ロウ・デコーダ回路１３お
よびカラム・デコーダ回路１４などはそれぞれ一回の充
電サイクルで充電が行われる必要がある。
１３およびカラム・デコーダ回路１４などはそれぞれ同
一回路機能を持つ？！数の回路群で構成されており、こ
れらビット線光電回路１２、ロウ・デコーダ回路１３お
よびカラム・デコーダ回路１４などはそれぞれ一回の充
電サイクルで充電が行われる必要がある。
上記制御１ｚ号φ１は上記ビット線光心ｉｌｌ ｉｎ回
路１２を構成する複数の回路群の充電を同時に制御する
ための信号であり、一回の充電サイクルで充電を行なう
すべての内部回路群に並ｙ［に供給されている。そして
各回路に６ける充電は、信号φ１の立ち上がりもしくは
立ち下がりのタイミングで同時に開始される。制御信号
φ２は上記ロウ・デコーダ回路１３を構成する？！数の
デコード回路群の充電を制御するための信号であり、一
回の充電サイクルで充電を行なうすべてのデコード回路
群に並＋ｌに供給されている。そして各回路における充
電は、信号φ２の立ち上がりもしくは立ち下がりのタイ
ミングで同時に開始される。同様に、制御信号φ３は上
記カラム・デコーダ回路１４を構成するｍ数のデコード
回路群の充電を制御するための信号であり、一回の充電
サイクルで充電を行なうすべてのデコード回路群に並列
に供給されている。
路１２を構成する複数の回路群の充電を同時に制御する
ための信号であり、一回の充電サイクルで充電を行なう
すべての内部回路群に並ｙ［に供給されている。そして
各回路に６ける充電は、信号φ１の立ち上がりもしくは
立ち下がりのタイミングで同時に開始される。制御信号
φ２は上記ロウ・デコーダ回路１３を構成する？！数の
デコード回路群の充電を制御するための信号であり、一
回の充電サイクルで充電を行なうすべてのデコード回路
群に並＋ｌに供給されている。そして各回路における充
電は、信号φ２の立ち上がりもしくは立ち下がりのタイ
ミングで同時に開始される。同様に、制御信号φ３は上
記カラム・デコーダ回路１４を構成するｍ数のデコード
回路群の充電を制御するための信号であり、一回の充電
サイクルで充電を行なうすべてのデコード回路群に並列
に供給されている。
そして各回路における充電は、信号φ３の立ち上がりも
しくは立ち下がりのタイミングで同時に開始される。
しくは立ち下がりのタイミングで同時に開始される。
このような構成の記憶装置では、信号φ１により全ての
ビット線１１の充電が同時に開始され、信号φ２により
ロウ・デコーダ回路１３内の全てのデコード回路群の充
電が同時に開始され、さらに信号φ３によりカラム・デ
コーダ回路１４内の全てのデコード回路群の充電が同時
に開始される。
ビット線１１の充電が同時に開始され、信号φ２により
ロウ・デコーダ回路１３内の全てのデコード回路群の充
電が同時に開始され、さらに信号φ３によりカラム・デ
コーダ回路１４内の全てのデコード回路群の充電が同時
に開始される。
ところで最近のダイナミック型半導体記憶装置ではメモ
リセルの集積規模が大きくなっており。
リセルの集積規模が大きくなっており。
上記ビット線充電回路１２、ロウ・デコーダ回路１３お
よびカラム・デコーダ回路１４などで充電すべき容伍も
増加している。このため、それぞれの充電開始時に電源
ラインに発生するノイズの集中は避けられない。
よびカラム・デコーダ回路１４などで充電すべき容伍も
増加している。このため、それぞれの充電開始時に電源
ラインに発生するノイズの集中は避けられない。
［発明の目的コ
この発明は上記のような事情を考慮してなされたもので
ありその目的は、電源ラインに発生するノイズを低く押
え、誤動作の発生を防止することができる信頼性の高い
ダイナミック型半導体記憶装置を提供することにある。
ありその目的は、電源ラインに発生するノイズを低く押
え、誤動作の発生を防止することができる信頼性の高い
ダイナミック型半導体記憶装置を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、一回の充
電サイクル内でそれぞれ充電が行なわれ、それぞれ同一
の回路機能を有する回路群を二つ以上のグループに分け
、上記各グループに属する回路の充電をグループ毎に異
なる時刻から開始させることにより、電源ラインに発生
するノイズを時間的に分散させるようにしている。
電サイクル内でそれぞれ充電が行なわれ、それぞれ同一
の回路機能を有する回路群を二つ以上のグループに分け
、上記各グループに属する回路の充電をグループ毎に異
なる時刻から開始させることにより、電源ラインに発生
するノイズを時間的に分散させるようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
この発明のダイナミック型半導体記憶装置では、前記第
１１図に示すように、ビット線充電回路１２、ロウ・デ
コーダ回路１３およびカラム・デコーダ回路１４などそ
れぞれ同一回路機能を持つ複数の回路群で構成され、一
回の充電サイクルで充電を行なう必要がある回路の充電
を各回路毎に異なったタイミングで開始させると共に、
さらに同一回路機能を持つ個々の回路を複数のグループ
に分け、それぞれのグループにおける回路の充電動作の
開始時刻を異ならせるようにしたものである。
１１図に示すように、ビット線充電回路１２、ロウ・デ
コーダ回路１３およびカラム・デコーダ回路１４などそ
れぞれ同一回路機能を持つ複数の回路群で構成され、一
回の充電サイクルで充電を行なう必要がある回路の充電
を各回路毎に異なったタイミングで開始させると共に、
さらに同一回路機能を持つ個々の回路を複数のグループ
に分け、それぞれのグループにおける回路の充電動作の
開始時刻を異ならせるようにしたものである。
第１図はこの発明を前記第１１図に示すダイナミック型
半導体記憶装置のビット線充電回路１２に実施した場合
の構成を示す回路図である。すなわちこの実施例では前
記ビット線１１を例えば二つのグループに分け、それぞ
れのグループ毎に異なるビット線充電回路１２Ａ、１２
Ｂを設けるようにしている。さらにビット線充電回路１
２Ａ、１２３の数に対応して２個の充電制御信号発生回
路１９Ａ、１９Ｂを設け、この両充電制御信号発生回路
１９Ａ、１９Ｂで互いにタイミングが異なった２種類の
制御信号φ１Ａおよびφ１Ｂを発生させ、この信号φ１
Ａおよびφ１Ｂでピット線充７４回路１２Ａ、 １２Ｂ
の充電動作を制御するようにしている。
半導体記憶装置のビット線充電回路１２に実施した場合
の構成を示す回路図である。すなわちこの実施例では前
記ビット線１１を例えば二つのグループに分け、それぞ
れのグループ毎に異なるビット線充電回路１２Ａ、１２
Ｂを設けるようにしている。さらにビット線充電回路１
２Ａ、１２３の数に対応して２個の充電制御信号発生回
路１９Ａ、１９Ｂを設け、この両充電制御信号発生回路
１９Ａ、１９Ｂで互いにタイミングが異なった２種類の
制御信号φ１Ａおよびφ１Ｂを発生させ、この信号φ１
Ａおよびφ１Ｂでピット線充７４回路１２Ａ、 １２Ｂ
の充電動作を制御するようにしている。
このような構成において、データのアクセスが行われる
前にまず一方の充電制御信号発生回路１９Ａで制御信号
φ１Ａが発生される。この信号φ１Ａにより、一方のど
ツ゛ｌ−線充電回ｖ！１１２Ａがそのグループに属する
複数のビット＄１１１の充電を開始する。次にこれから
所定時間の経過の後に、他方の充電１ｉ１１ ＩＩＩ信
号発生回路１９Ｂで制御信号φ１Ｂが発生され、この信
号φ１Ｂにより、他方のビット線充電回路１２Ｂがその
グループに属する複数のビット１ａ１１の充電を開始す
る。このようにビット線１１を二つのグループに分け、
それぞれのグループに属するビット線の充電の開始時刻
をずらせるようにしたので、ビット線充電時に電源ライ
ンに流れる電流の集中が緩和され、電源ラインに発生す
るノイズは二つの期間に分散される。このため、電源ラ
インに発生するノイズレベルは従来よりも大幅に低減さ
れ、誤動作を防止することができる。
前にまず一方の充電制御信号発生回路１９Ａで制御信号
φ１Ａが発生される。この信号φ１Ａにより、一方のど
ツ゛ｌ−線充電回ｖ！１１２Ａがそのグループに属する
複数のビット＄１１１の充電を開始する。次にこれから
所定時間の経過の後に、他方の充電１ｉ１１ ＩＩＩ信
号発生回路１９Ｂで制御信号φ１Ｂが発生され、この信
号φ１Ｂにより、他方のビット線充電回路１２Ｂがその
グループに属する複数のビット１ａ１１の充電を開始す
る。このようにビット線１１を二つのグループに分け、
それぞれのグループに属するビット線の充電の開始時刻
をずらせるようにしたので、ビット線充電時に電源ライ
ンに流れる電流の集中が緩和され、電源ラインに発生す
るノイズは二つの期間に分散される。このため、電源ラ
インに発生するノイズレベルは従来よりも大幅に低減さ
れ、誤動作を防止することができる。
従って、記憶装置としての信頼性を従来よりも大幅に高
めることができる。
めることができる。
第２図はこの発明を前記ダイナミック型半導体記憶装置
のロウ・デコーダ回路１３に実施した場合の構成を示す
回路図である。すなわちこの実施例ではロウ・デコーダ
回路１３内のデコード回路群を例えば二つのグループの
Ｏつ・デコーダ回路１３Ａ１１３３に分け、それぞれの
グループに対応して２鵬の充電制御信号発生回路２０Ａ
、２０Ｂを設け、この両充電制御信号発生回路２０Ａ、
２０３で互いにタイミングが異なった２種類の制御信号
φ２Ａおよびφ２Ｂを発生させ、この信号φ２Ａおよび
φ２Ｂでグループに分けられた２個のロウ・デコーダ回
路１３Ａ、１３１３内の充電動作を制御するようにして
いる。
のロウ・デコーダ回路１３に実施した場合の構成を示す
回路図である。すなわちこの実施例ではロウ・デコーダ
回路１３内のデコード回路群を例えば二つのグループの
Ｏつ・デコーダ回路１３Ａ１１３３に分け、それぞれの
グループに対応して２鵬の充電制御信号発生回路２０Ａ
、２０Ｂを設け、この両充電制御信号発生回路２０Ａ、
２０３で互いにタイミングが異なった２種類の制御信号
φ２Ａおよびφ２Ｂを発生させ、この信号φ２Ａおよび
φ２Ｂでグループに分けられた２個のロウ・デコーダ回
路１３Ａ、１３１３内の充電動作を制御するようにして
いる。
この場合にも、まず一方の充ＮＩＩＩＩＩｗ信号発生回
路２ＯＡで制御信号φ２Ａが発生され、この信号φ２Ａ
により一方のロウ・デコーダ回路１３Ａ内の充電が開始
される。次に所定時間が経過した後、他方の充電制御信
号発生回路２０Ｂで制御信号φ２Ｂが発生され、この信
号φ２Ｂにより、他方のロウ・デコーダ回路１３Ｂ内の
充電が開始される。このため、ロウ・デコーダ回路１３
内での充電時に電源ラインに流れる電流の集中が５和さ
れ、′ｉｌｉ源ライシラインするノイズは二つの期間に
分散され、上記実施例の場合と同様に誤動作が防止され
る。
路２ＯＡで制御信号φ２Ａが発生され、この信号φ２Ａ
により一方のロウ・デコーダ回路１３Ａ内の充電が開始
される。次に所定時間が経過した後、他方の充電制御信
号発生回路２０Ｂで制御信号φ２Ｂが発生され、この信
号φ２Ｂにより、他方のロウ・デコーダ回路１３Ｂ内の
充電が開始される。このため、ロウ・デコーダ回路１３
内での充電時に電源ラインに流れる電流の集中が５和さ
れ、′ｉｌｉ源ライシラインするノイズは二つの期間に
分散され、上記実施例の場合と同様に誤動作が防止され
る。
第３図はこの発明を前記ダイナミック型半導体記憶装置
のカラム・デコーダ回路１４に実施した場合の構成を示
す回路図である。すなわちこの実施例では前記カラム・
デコーダ回路１４内のデコード回路群を例えば二つのグ
ループのカラム・デコーダ回路１４Ａ、１４３に分け、
それぞれのグループに対応して２個の充電制御信号発生
回路２１Ａ、２１Ｂを設け、この信号発生回路２１Ａ、
２１Ｂで互いにタイミングが異なった２種類の制御信号
φ３Ａおよびφ３Ｂを発生させ、この信号φ３Ａ８よび
φ３Ｂでグループに分けられた２個のカラム・デコーダ
回路１４Ａ、１４３内の充電動作を制御するようにして
いる。この実施例の場合にも、カラム・デコーダ回路１
４内での充電時に電源ラインに流れる電流の集中が緩和
され、Ｎ源うインに発生するノイズは二つの期間に分散
され、上記実施例の場合と同（泰に誤動作が防止される
。
のカラム・デコーダ回路１４に実施した場合の構成を示
す回路図である。すなわちこの実施例では前記カラム・
デコーダ回路１４内のデコード回路群を例えば二つのグ
ループのカラム・デコーダ回路１４Ａ、１４３に分け、
それぞれのグループに対応して２個の充電制御信号発生
回路２１Ａ、２１Ｂを設け、この信号発生回路２１Ａ、
２１Ｂで互いにタイミングが異なった２種類の制御信号
φ３Ａおよびφ３Ｂを発生させ、この信号φ３Ａ８よび
φ３Ｂでグループに分けられた２個のカラム・デコーダ
回路１４Ａ、１４３内の充電動作を制御するようにして
いる。この実施例の場合にも、カラム・デコーダ回路１
４内での充電時に電源ラインに流れる電流の集中が緩和
され、Ｎ源うインに発生するノイズは二つの期間に分散
され、上記実施例の場合と同（泰に誤動作が防止される
。
第４図はこの発明を前記ダイナミック型半導体記憶Ｉｌ
ｌのアドレスバッファ回路、例えばロウ・アドレスバッ
フ７回路１７に実施した場合の構成を示す回路図である
。すなわちこの実施例では前記ロウ・アドレスバッファ
回路１７内の複数のアドレスバッファ回路をＮａのグル
ープのロウ・アドレスバッファ回路（ＲＡＳ）１７Ｈな
いし１７Ｎに分け、それぞれのグループのロウ・アドレ
スバッファ回路１１１ないし１７Ｎに対応してＮ個の充
電制御信号発生回路（Ｃ３Ｇ）２２．ないし２２Ｎを設
け、これら充電制御信号発生回路２２１ないし２２Ｎそ
れぞれでタイミングが順次ずれたＮ種類のＩＩ １０信
号φ４１ないしφ４Ｎを発生させ、これらの信号φ４１
ないしφ４Ｎにより、ｉｔ！！数のグループに分けられ
た各ロウ・アドレスバッファ回路１７１ないし７７Ｎ内
の充電動作をυ制御するようにしたものである。
ｌのアドレスバッファ回路、例えばロウ・アドレスバッ
フ７回路１７に実施した場合の構成を示す回路図である
。すなわちこの実施例では前記ロウ・アドレスバッファ
回路１７内の複数のアドレスバッファ回路をＮａのグル
ープのロウ・アドレスバッファ回路（ＲＡＳ）１７Ｈな
いし１７Ｎに分け、それぞれのグループのロウ・アドレ
スバッファ回路１１１ないし１７Ｎに対応してＮ個の充
電制御信号発生回路（Ｃ３Ｇ）２２．ないし２２Ｎを設
け、これら充電制御信号発生回路２２１ないし２２Ｎそ
れぞれでタイミングが順次ずれたＮ種類のＩＩ １０信
号φ４１ないしφ４Ｎを発生させ、これらの信号φ４１
ないしφ４Ｎにより、ｉｔ！！数のグループに分けられ
た各ロウ・アドレスバッファ回路１７１ないし７７Ｎ内
の充電動作をυ制御するようにしたものである。
この実施例の場合にも、ロウ・アドレスバッフ１回路１
１内での充電時に電源ラインに流れる電流の集中が緩和
され、電源ラインに発生するノイズがＮ個の期間に分散
されて誤動作が防止される。なお、この実施例の場合と
同様にカラム・アドレスバッフ７回路１８にも実施する
ことができる。
１内での充電時に電源ラインに流れる電流の集中が緩和
され、電源ラインに発生するノイズがＮ個の期間に分散
されて誤動作が防止される。なお、この実施例の場合と
同様にカラム・アドレスバッフ７回路１８にも実施する
ことができる。
第５図はこの発明を前記ダイナミック型半導体記憶装置
のデータ入出力線充電回路に実施した場合の構成を示す
回路図である。すなわちこの実施例では前記データ入出
力線１５をＮ個のグループに分け、それぞれのグループ
毎に異なるデータ入出力線充電回路（ＤＩＯＣ）２Ｓ１
ないし２３Ｎを設けるようにしている。さらにデータ入
出力線充電回路２３里ないし２３Ｎの数に対応して充電
制御信号発生回路（Ｃ８Ｇ）２４ｒないし２４Ｎを設け
、これら充電Ｉ！ＩＩＩＩＩＩ信号発生回路２４１ない
し２４Ｎでタイミングが順次ずれたＮ種類の制御信号φ
５１ないしφ５Ｎを発生させ、これらの信号φ５１ない
しφ５Ｎでデータ入出力線充電回路２３１ないし２３Ｎ
の充電動作を制御するようにしたものである。この実施
例の場合にも、データ入出力線１５の充電時に電源う、
インに流れる電流の集中が緩和され、電源ラインに発生
するノイズがＮ個の期間に分散されて誤動作が防止され
る。
のデータ入出力線充電回路に実施した場合の構成を示す
回路図である。すなわちこの実施例では前記データ入出
力線１５をＮ個のグループに分け、それぞれのグループ
毎に異なるデータ入出力線充電回路（ＤＩＯＣ）２Ｓ１
ないし２３Ｎを設けるようにしている。さらにデータ入
出力線充電回路２３里ないし２３Ｎの数に対応して充電
制御信号発生回路（Ｃ８Ｇ）２４ｒないし２４Ｎを設け
、これら充電Ｉ！ＩＩＩＩＩＩ信号発生回路２４１ない
し２４Ｎでタイミングが順次ずれたＮ種類の制御信号φ
５１ないしφ５Ｎを発生させ、これらの信号φ５１ない
しφ５Ｎでデータ入出力線充電回路２３１ないし２３Ｎ
の充電動作を制御するようにしたものである。この実施
例の場合にも、データ入出力線１５の充電時に電源う、
インに流れる電流の集中が緩和され、電源ラインに発生
するノイズがＮ個の期間に分散されて誤動作が防止され
る。
第６図は上記各実施例回路で使用されている充電制御信
号発生回路１９．２０．２１．２２．２４それぞれの具
体的構成を示す回路図である。これらの充電制御信号発
生回路は、クロックジェネレータとしてよく知られてい
るものであり、入力パルスφ１ｎの遅延を行なう前に予
めプリチャージパルスφｐによりトランジスタ３１ない
し３３をオン状態にさせて出力ノード３４を°“Ｏ″レ
ベル設定しておき、てコンデンサ３６を使用したブート
ストラップ回路により出力段のトランジスタ３８のゲー
トに７ｊＳｒＡ電位Ｖｃｃよりも高い電位を印加してオ
ン状態にし、これにより出力パルスφｏｕｔを電源電位
まで立上がらせるようにしたものである。上記各実施例
回路ではこのような構成のクロックジェネレータを充電
制御信号発生回路として使用し、かつこれらを縦続接続
し、各段の出力パルスφｏｕｔを前記制御信号φとして
供給するようにしている。
号発生回路１９．２０．２１．２２．２４それぞれの具
体的構成を示す回路図である。これらの充電制御信号発
生回路は、クロックジェネレータとしてよく知られてい
るものであり、入力パルスφ１ｎの遅延を行なう前に予
めプリチャージパルスφｐによりトランジスタ３１ない
し３３をオン状態にさせて出力ノード３４を°“Ｏ″レ
ベル設定しておき、てコンデンサ３６を使用したブート
ストラップ回路により出力段のトランジスタ３８のゲー
トに７ｊＳｒＡ電位Ｖｃｃよりも高い電位を印加してオ
ン状態にし、これにより出力パルスφｏｕｔを電源電位
まで立上がらせるようにしたものである。上記各実施例
回路ではこのような構成のクロックジェネレータを充電
制御信号発生回路として使用し、かつこれらを縦続接続
し、各段の出力パルスφｏｕｔを前記制御信号φとして
供給するようにしている。
第８図は前記第１図の実施例回路におけるビット線充電
回路１２の具体的構成を示す回路図である。
回路１２の具体的構成を示す回路図である。
このビット線充電回路１２は電源電位Ｖｃｃと一対のビ
ット線１１との間に挿入され、ゲートに前記制御信号φ
が供給されるトランジスタ４１．４２で構成されている
。この回路では信号φが“１′ルベルに立上がることに
より、トランジスタ４１．４２がそれぞれオンし、一対
のビット線１１がこれらのトランジスタ４１．４２を介
して゛１″レベルに充電される。なおこの充電が行われ
る際に、一対のビット１１１１はイコライズ用のトラン
ジスタ４３により短絡され、ビット線電位は互いに等し
い値に設定される。なお、前記第５図に示すデータ入出
力線１５の充電を行なうデータ入出力線充電回路２３の
具体的構成もこれと同様にされている。
ット線１１との間に挿入され、ゲートに前記制御信号φ
が供給されるトランジスタ４１．４２で構成されている
。この回路では信号φが“１′ルベルに立上がることに
より、トランジスタ４１．４２がそれぞれオンし、一対
のビット線１１がこれらのトランジスタ４１．４２を介
して゛１″レベルに充電される。なおこの充電が行われ
る際に、一対のビット１１１１はイコライズ用のトラン
ジスタ４３により短絡され、ビット線電位は互いに等し
い値に設定される。なお、前記第５図に示すデータ入出
力線１５の充電を行なうデータ入出力線充電回路２３の
具体的構成もこれと同様にされている。
第９図は前記第２図、第３図の実施例回路におけるロウ
・デコーダ回路１３、カラム・デコーダ回路１４内の１
ビット分のデコード回路の具体的構成を示す回路図であ
る。このデコード回路は電源電位Ｖｃｃとデコード信号
の出力ノード５１との間に挿入され、ゲートに前記制御
信号φが供給されるトランジスタ５２と、出力ノード５
１とアース電位Ｖｓｓとの間に並列に挿入され、各ゲー
トにはロウ・アドレス信号もしくはカラムアドレス信号
が供給される複数個のデコード用のトランジスタ５３と
で構成されている。この回路ではデータがアクセスされ
る前に前記信号φが“１″レベルに立上がることにより
、トランジスタ５２がオンし、これにより出力ノード５
１が″１″レベルに充電される。
・デコーダ回路１３、カラム・デコーダ回路１４内の１
ビット分のデコード回路の具体的構成を示す回路図であ
る。このデコード回路は電源電位Ｖｃｃとデコード信号
の出力ノード５１との間に挿入され、ゲートに前記制御
信号φが供給されるトランジスタ５２と、出力ノード５
１とアース電位Ｖｓｓとの間に並列に挿入され、各ゲー
トにはロウ・アドレス信号もしくはカラムアドレス信号
が供給される複数個のデコード用のトランジスタ５３と
で構成されている。この回路ではデータがアクセスされ
る前に前記信号φが“１″レベルに立上がることにより
、トランジスタ５２がオンし、これにより出力ノード５
１が″１″レベルに充電される。
その後、入力アドレス信号が成立する期間に出力ノード
５１が入力アドレス信号に応じて放電されるか、もしく
は“１ルベルのままにされる。
５１が入力アドレス信号に応じて放電されるか、もしく
は“１ルベルのままにされる。
第１０図は前記第４図の実施例回路におけるロウ・アド
レスバッファ回路１７内の１ビット分のアドレスバッフ
ァ回路の具体的構成を示す回路図である。このアドレス
バラフッ・回路において２個のトランジスタ６１．６２
が充電回路を構成しており、前記制卸信号φ４１ （１
−１〜Ｎ）が゛１ルベルにされることによりこのトラン
ジスタＧｌ、６２がオンし、一対のノード６３．６４が
“１”レベルに充電される。この後、駆動用信号φＸが
供給される比較回路６５で入力アドレスＡｉｎと基準電
位Ｖ ｒｅ４とが比較され、この比較結果が駆動用信号
φＹが供給されるラッチ回路６６でラッチされる。そし
てこのラッチデータの一方が反転出力アドレスＡｄｄと
して、他方が出力アドレスＡｄｄとして出力される。
レスバッファ回路１７内の１ビット分のアドレスバッフ
ァ回路の具体的構成を示す回路図である。このアドレス
バラフッ・回路において２個のトランジスタ６１．６２
が充電回路を構成しており、前記制卸信号φ４１ （１
−１〜Ｎ）が゛１ルベルにされることによりこのトラン
ジスタＧｌ、６２がオンし、一対のノード６３．６４が
“１”レベルに充電される。この後、駆動用信号φＸが
供給される比較回路６５で入力アドレスＡｉｎと基準電
位Ｖ ｒｅ４とが比較され、この比較結果が駆動用信号
φＹが供給されるラッチ回路６６でラッチされる。そし
てこのラッチデータの一方が反転出力アドレスＡｄｄと
して、他方が出力アドレスＡｄｄとして出力される。
［発明の効果］
以上説明したようにこの発明によれば、電源ラインに発
生するノイズを低く押え、誤動作の発生を防止すること
ができる信頼性の高いダイナミック型半導体記憶装置を
提供することができる。
生するノイズを低く押え、誤動作の発生を防止すること
ができる信頼性の高いダイナミック型半導体記憶装置を
提供することができる。
第１図はこの発明の一実施例を構成を示すブロック図、
第２図ないし第５図はそれぞれこの発明の異なる実施例
の構成を示すブロック図、第６図は上記各実施例で使用
される制御信号発生回路の具体的な構成を示す回路図、
第７図は上記第６図の回路の動作を示すタイミングチャ
ート、第８図は上記第１図の実施例回路の一部を具体的
に示す回路図、第９図は上記第２図もしくは第３図の実
施例回路の一部を具体的に示す回路図、第１０図は上記
第４図の実施例回路の一部を具体的に示す回路図、第１
１図は従来装置の構成を示すブロック図である。 １０・・・メモリセルアレイ、１１・・・ビット線、１
２・・・ビット線充電回路、１３・・・ロウ・デコーダ
回路、１４・・・カラム・デコーダ回路、１５・・・デ
ータ入出力線、１６・・・データ入出力回路、１７・・
・ロウ・アドレスバッファ回路、１８・・・カラム・ア
ドレスバッファ回路、１９゜２０、２１．２２．２４・
・・充電制御信号発生回路、２３・・・データ入出力線
充電回路。 出願人代理人 弁理士 鈴江武彦 第７図 第８図 Ｖｓｓ Ｖｓｓ 第１０図 第１１図 昭和 年 月 日 特許庁長官 宇 賀 道 ！Ｓ 殿 １、事件の表示 特願昭６０−２１１４２２号 ２、発明の名称 ダイナミック型半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 氏名（５８４７）弁理土鈴 江 武 彦昨゛ヒ５、自発
補正 図面の第６図を別紙の通り訂正する。
第２図ないし第５図はそれぞれこの発明の異なる実施例
の構成を示すブロック図、第６図は上記各実施例で使用
される制御信号発生回路の具体的な構成を示す回路図、
第７図は上記第６図の回路の動作を示すタイミングチャ
ート、第８図は上記第１図の実施例回路の一部を具体的
に示す回路図、第９図は上記第２図もしくは第３図の実
施例回路の一部を具体的に示す回路図、第１０図は上記
第４図の実施例回路の一部を具体的に示す回路図、第１
１図は従来装置の構成を示すブロック図である。 １０・・・メモリセルアレイ、１１・・・ビット線、１
２・・・ビット線充電回路、１３・・・ロウ・デコーダ
回路、１４・・・カラム・デコーダ回路、１５・・・デ
ータ入出力線、１６・・・データ入出力回路、１７・・
・ロウ・アドレスバッファ回路、１８・・・カラム・ア
ドレスバッファ回路、１９゜２０、２１．２２．２４・
・・充電制御信号発生回路、２３・・・データ入出力線
充電回路。 出願人代理人 弁理士 鈴江武彦 第７図 第８図 Ｖｓｓ Ｖｓｓ 第１０図 第１１図 昭和 年 月 日 特許庁長官 宇 賀 道 ！Ｓ 殿 １、事件の表示 特願昭６０−２１１４２２号 ２、発明の名称 ダイナミック型半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 氏名（５８４７）弁理土鈴 江 武 彦昨゛ヒ５、自発
補正 図面の第６図を別紙の通り訂正する。
Claims (6)
- （１）一回の充電サイクル内で充電が行なわれ、それぞ
れ同一の回路機能を有しかつ二つ以上のグループに分け
られた回路群と、上記各グループに属する回路の充電を
グループ毎に異なる時刻から開始させる制御手段とを具
備したことを特徴とするダイナミック型半導体記憶装置
。 - （２）前記同一の回路機能を有する回路群が、ビット線
を含むビット線充電回路である特許請求の範囲第１項に
記載のダイナミック型半導体記憶装置。 - （３）前記同一の回路機能を有する回路群が、予め所定
の内部回路点が充電されるロウ・デコーダ回路である特
許請求の範囲第１項に記載のダイナミック型半導体記憶
装置。 - （４）前記同一の回路機能を有する回路群が、予め所定
の内部回路点が充電されるカラム・デコーダ回路である
特許請求の範囲第１項に記載のダイナミック型半導体記
憶装置。 - （５）前記同一の回路機能を有する回路群が、予め所定
の内部回路点が充電されるアドレス信号発生回路である
特許請求の範囲第１項に記載のダイナミック型半導体記
憶装置。 - （６）前記同一の回路機能を有する回路群が、データ入
出力線を含むデータ入出力線充電回路である特許請求の
範囲第１項に記載のダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211422A JPS6273491A (ja) | 1985-09-25 | 1985-09-25 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211422A JPS6273491A (ja) | 1985-09-25 | 1985-09-25 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273491A true JPS6273491A (ja) | 1987-04-04 |
Family
ID=16605692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211422A Pending JPS6273491A (ja) | 1985-09-25 | 1985-09-25 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273491A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS60246094A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS6180595A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS61233496A (ja) * | 1985-04-08 | 1986-10-17 | Nec Corp | 半導体記憶装置 |
| JPS626489A (ja) * | 1985-06-29 | 1987-01-13 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-09-25 JP JP60211422A patent/JPS6273491A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS60246094A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS6180595A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS61233496A (ja) * | 1985-04-08 | 1986-10-17 | Nec Corp | 半導体記憶装置 |
| JPS626489A (ja) * | 1985-06-29 | 1987-01-13 | Toshiba Corp | 半導体記憶装置 |
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