JPS6180595A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS6180595A JPS6180595A JP59199622A JP19962284A JPS6180595A JP S6180595 A JPS6180595 A JP S6180595A JP 59199622 A JP59199622 A JP 59199622A JP 19962284 A JP19962284 A JP 19962284A JP S6180595 A JPS6180595 A JP S6180595A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timing
- circuit
- write
- action
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、複数ビットからなるデータをシリアルに書込み又
は読み出しを行う機能にプルモード）を持つダイナミッ
ク型ＲＡＭに利用して有効な技術に関するものである。
えば、複数ビットからなるデータをシリアルに書込み又
は読み出しを行う機能にプルモード）を持つダイナミッ
ク型ＲＡＭに利用して有効な技術に関するものである。
〔背景技術〕。
例えば、ダイナミック型ＲＡＭ （ランダム・アクセス
・メモリ）においては、１ビツトの情報を記憶するもの
の他、ニブルモードと呼ばれるアクセス方式が提案され
ている。このニブルモードは、１回のアドレス設定によ
って４ビツトのデータをカラムアドレスストローブ信号
ＣＡＳの立ち下がりに同期して時系列的（シリアル）に
書込み又は読み出すのである。
・メモリ）においては、１ビツトの情報を記憶するもの
の他、ニブルモードと呼ばれるアクセス方式が提案され
ている。このニブルモードは、１回のアドレス設定によ
って４ビツトのデータをカラムアドレスストローブ信号
ＣＡＳの立ち下がりに同期して時系列的（シリアル）に
書込み又は読み出すのである。
このようなニブルモードのアクセス方式にあっては、同
一のアドレス設定により、２回以上の書込みを行うこと
ができないという欠点があった。
一のアドレス設定により、２回以上の書込みを行うこと
ができないという欠点があった。
この理由は、書込み回路がロウアドレスストローブ信号
ＲＡＳの立ち上がりだけによりプリチャージが行われる
ためである。そこで、本願発明者は、書込み回路を時系
列的に動作状態にするタイミング信号を利用して、既に
書込み動作が終了した書込み回路のプリチャージ動作に
利用することによって、同一のアドレス設定により複数
回の書込みを行う機能を設けることを考えたにプルモー
ドの考えについては、例えば１９８３年４月２５日付「
日経エレクトロニクス」第１１６頁ないし第１１８頁参
照）。
ＲＡＳの立ち上がりだけによりプリチャージが行われる
ためである。そこで、本願発明者は、書込み回路を時系
列的に動作状態にするタイミング信号を利用して、既に
書込み動作が終了した書込み回路のプリチャージ動作に
利用することによって、同一のアドレス設定により複数
回の書込みを行う機能を設けることを考えたにプルモー
ドの考えについては、例えば１９８３年４月２５日付「
日経エレクトロニクス」第１１６頁ないし第１１８頁参
照）。
この発明の目的は、複数ビットのデータの入出力を高速
に行える半導体記憶装置を提供することにある。
に行える半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数個の書込み回路を時系列的に動作状態に
するタイミング信号を利用して、既に書込み動作が終了
した書込み回路のプリチャージ動作にも利用することに
よって、同一のアドレス設定により同じメモリセルに対
して複数回の書込みを行う書込み機能を実現するもので
ある。
するタイミング信号を利用して、既に書込み動作が終了
した書込み回路のプリチャージ動作にも利用することに
よって、同一のアドレス設定により同じメモリセルに対
して複数回の書込みを行う書込み機能を実現するもので
ある。
（実施例〕
第１図には、この発明をダイナミック型ＲＡＭに通用し
た場合の一実施例の回路図が示されている。同図におい
ては、複数のメモリアレイのうち１つのメモリアレイＭ
ＡＲＹＩとその周辺回路が代表として示されている。
た場合の一実施例の回路図が示されている。同図におい
ては、複数のメモリアレイのうち１つのメモリアレイＭ
ＡＲＹＩとその周辺回路が代表として示されている。
同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理″１″、′０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理″１″、′０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
情報の読み出しは、ＭＯ５ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
特に制限されないが、このような微少な信号を検出する
ためのの基準としてダミーセルＤＣが設けられている。
ためのの基準としてダミーセルＤＣが設けられている。
このダミーセルＤＣは、そのキャパシタｃｄの容量値が
メモリセルＭＣのキャパシタＣｓのほぼ半分であること
を除き、メモリセルＭＣと同じ製造条件、同じ設計定数
で作られている。キャパシタＣｄは、アドレッシングに
先立って、ＭＯ５ＦＥＴＱｄ″によって接地電位に充電
される。
メモリセルＭＣのキャパシタＣｓのほぼ半分であること
を除き、メモリセルＭＣと同じ製造条件、同じ設計定数
で作られている。キャパシタＣｄは、アドレッシングに
先立って、ＭＯ５ＦＥＴＱｄ″によって接地電位に充電
される。
上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａで決まるセンス期間に拡大するセ
ンスアンプであり、１対の平行に配置された相補データ
線ＤＬ、ＤＬにその入出力ノードが結合されている。こ
のセンスアンプＳＡは、一対の交差結線されたＭＯ３Ｆ
ＥＴＱＩ。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａで決まるセンス期間に拡大するセ
ンスアンプであり、１対の平行に配置された相補データ
線ＤＬ、ＤＬにその入出力ノードが結合されている。こ
のセンスアンプＳＡは、一対の交差結線されたＭＯ３Ｆ
ＥＴＱＩ。
Ｑ２を有し、これらの正帰還作用により、相補データ線
ＤＬ、ＤＬに現れた微少な信号を差動的に増幅する。
ＤＬ、ＤＬに現れた微少な信号を差動的に増幅する。
相補データ線ＤＬ、ＤＬに結合されるメモリセルの数は
、ヰ★出精度を上げるため等しくされ、ＤＬ、ＤＬのそ
れぞれに１個ずつのダミーセルが結合されている。また
、各メモリセルＭＣは、１本のワード線ＷＬと相補対デ
ータ線の一方との間に結合される。各ワード線ＷＬは双
方のデータ線対と交差しているので、ワード線ＷＬに生
じる雑音成分が静電結合によりデータ線にのっても、そ
の雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ
、差動型のセンスアンプＳＡによって相殺される。
、ヰ★出精度を上げるため等しくされ、ＤＬ、ＤＬのそ
れぞれに１個ずつのダミーセルが結合されている。また
、各メモリセルＭＣは、１本のワード線ＷＬと相補対デ
ータ線の一方との間に結合される。各ワード線ＷＬは双
方のデータ線対と交差しているので、ワード線ＷＬに生
じる雑音成分が静電結合によりデータ線にのっても、そ
の雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ
、差動型のセンスアンプＳＡによって相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧ＶＣＣに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理゛０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブースト（昇圧）する働きがある。
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧ＶＣＣに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理゛０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブースト（昇圧）する働きがある。
同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ１．ＣＤ
ＬＩに接続される。他の代表として示されているデータ
線対についても同様なＭＯ５ＦＥＴＱ５．Ｑ６を介して
コモン相補データ線対ＣＤＬＩ、ＣＤＬＩに接続される
。このコモン相補データ線対ＣＤＬＩ、ＣＤＬＩは、メ
インアンプＭＡＩの入力端子と書込み回路ＷＡＩの出力
端子にそれぞれ接続される。
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ１．ＣＤ
ＬＩに接続される。他の代表として示されているデータ
線対についても同様なＭＯ５ＦＥＴＱ５．Ｑ６を介して
コモン相補データ線対ＣＤＬＩ、ＣＤＬＩに接続される
。このコモン相補データ線対ＣＤＬＩ、ＣＤＬＩは、メ
インアンプＭＡＩの入力端子と書込み回路ＷＡＩの出力
端子にそれぞれ接続される。
ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う、すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｔに同期して外部アドレス信号ＸＡＯ〜ＸＡｌをア
ドレスバッファＡＤＢに取込み、ロウデコーダＲ−ＤＣ
Ｒに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。そして、カラムアドレスストローブ信号ＣＡＳによ
り形成されたタイミング信号φａｃに同期して外部アド
レス信号ＹＡＯ〜ＹＡｉをアドレスバッファＡＤＢに取
込み、カラムデコーダＣ−ＤＣＨに伝えるとともに、デ
ータ線選択タイミング信号φｙによりデータ線の選択動
作を行う、なお、上記外部アドレス信号のうちアドレス
信号ＸＡＩとアドレス信号ＹＡｉとは、後述するシフト
レジスタの初期値を形成するアドレスデコーダに供給さ
れる。
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う、すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｔに同期して外部アドレス信号ＸＡＯ〜ＸＡｌをア
ドレスバッファＡＤＢに取込み、ロウデコーダＲ−ＤＣ
Ｒに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。そして、カラムアドレスストローブ信号ＣＡＳによ
り形成されたタイミング信号φａｃに同期して外部アド
レス信号ＹＡＯ〜ＹＡｉをアドレスバッファＡＤＢに取
込み、カラムデコーダＣ−ＤＣＨに伝えるとともに、デ
ータ線選択タイミング信号φｙによりデータ線の選択動
作を行う、なお、上記外部アドレス信号のうちアドレス
信号ＸＡＩとアドレス信号ＹＡｉとは、後述するシフト
レジスタの初期値を形成するアドレスデコーダに供給さ
れる。
第２図には、４ビ７トのデータをシリアルに書込み又は
読み出しを行うニブルモードｖ！Ａ能を実現するための
入出力回路の一実施例のブロック図が示されている。
読み出しを行うニブルモードｖ！Ａ能を実現するための
入出力回路の一実施例のブロック図が示されている。
特に制限されないが、この実施例では４組のメモリアレ
イＭＡＲＹＩ〜ＭＡＲＹ４が形成され、それぞれのコモ
ン相補データ線対ＣＤＬ１．ＣＤ号を増幅する４組のメ
インアンプＭＡＬ〜ＭＡ４と、上記それぞれのコモン相
補データ線対ＣＤＬを供給する書込み回路ＷＡＩ〜ＷＡ
４とが設けられる。そして、上記各メインアンプＭＡＬ
〜ＭＡ４の出力信号は、特に制限されないが、マルチプ
レクサＭＰＸを介して共通の出カバソファＯＢに伝えら
れる。このマルチプレクサＭＰＸは、後述するタイミン
グ発生回路ＴＯにより形成された時系列的なタイミング
信号φ１〜φ４によって制御され、上記メインアンプＭ
ＡＬ〜ＭＡ４の出力信号を時系列的に伝達することより
、出カバソファＯＢから時系列的（シリナル）な読み出
し信号Ｄｏｕｔを送出する。
イＭＡＲＹＩ〜ＭＡＲＹ４が形成され、それぞれのコモ
ン相補データ線対ＣＤＬ１．ＣＤ号を増幅する４組のメ
インアンプＭＡＬ〜ＭＡ４と、上記それぞれのコモン相
補データ線対ＣＤＬを供給する書込み回路ＷＡＩ〜ＷＡ
４とが設けられる。そして、上記各メインアンプＭＡＬ
〜ＭＡ４の出力信号は、特に制限されないが、マルチプ
レクサＭＰＸを介して共通の出カバソファＯＢに伝えら
れる。このマルチプレクサＭＰＸは、後述するタイミン
グ発生回路ＴＯにより形成された時系列的なタイミング
信号φ１〜φ４によって制御され、上記メインアンプＭ
ＡＬ〜ＭＡ４の出力信号を時系列的に伝達することより
、出カバソファＯＢから時系列的（シリナル）な読み出
し信号Ｄｏｕｔを送出する。
一方、上記各書込み回路ＷＡＩ〜ＷＡ４の入力端子には
、共通の入力バンファＩＢを介して外部からの書込み信
号が供給される。このように、出カバ７フアＯＢと入カ
バソファＩＢとを共通化した場合には、これらの回路Ｏ
Ｂ、ＩＢは、特に制限されないが、ＣＭＯＳ回路のよう
なスタティック型回路によって構成される。
、共通の入力バンファＩＢを介して外部からの書込み信
号が供給される。このように、出カバ７フアＯＢと入カ
バソファＩＢとを共通化した場合には、これらの回路Ｏ
Ｂ、ＩＢは、特に制限されないが、ＣＭＯＳ回路のよう
なスタティック型回路によって構成される。
この実施例では、４ビツトのデータをシリアルに読み出
し又は書込みを行うため、上記マルチプレクテＭＰＸと
書込み回路ＷＡＩ〜ＷＡ４とは、読み出し又は書込み制
御信号と後述するタイミング発生回路ＴＧによって形成
されたタイミング信号に従って時系列的に動作させられ
る。すなわち、図示しないライトイネーブル信号ＷＥが
ハイレベルなら、マルチプレクサＭＰＸがタイミング発
生回路ＴＧによって形成されたタイミング信号φ１〜φ
４に従って時系列的に動作し、ライトイネーブル信号Ｗ
Ｅがロウレベルなら、書込み回路ＷＡ１〜ＷＡ４がタイ
ミング発生回路ＴＧによって形成されたタイミング信号
φ１〜φ４に従って時系列的に動作する。
し又は書込みを行うため、上記マルチプレクテＭＰＸと
書込み回路ＷＡＩ〜ＷＡ４とは、読み出し又は書込み制
御信号と後述するタイミング発生回路ＴＧによって形成
されたタイミング信号に従って時系列的に動作させられ
る。すなわち、図示しないライトイネーブル信号ＷＥが
ハイレベルなら、マルチプレクサＭＰＸがタイミング発
生回路ＴＧによって形成されたタイミング信号φ１〜φ
４に従って時系列的に動作し、ライトイネーブル信号Ｗ
Ｅがロウレベルなら、書込み回路ＷＡ１〜ＷＡ４がタイ
ミング発生回路ＴＧによって形成されたタイミング信号
φ１〜φ４に従って時系列的に動作する。
タイミング発生回路ＴＧは、特に制限されないが、カラ
ムアドレスストローブ信号ＣＡＳによってシフト動作を
行うシフトレジスタにより構成される。シフトレジスタ
は、４ビットのシフトレジスタであり、上記アドレス信
号ＸＡ ｉ （！ｌ：ＹＡ ｉのアドレスデコーダ出力
ＤＣＨによって最初にカラムアドレス信号ＣＡＳがロウ
レベルになった時その初期値が設定される。すなわち、
いずれかのビットが論理“１”に残りの３ビツトが論理
“０”のように初期設定される。上記論理“１′の情報
は、上記シフトクロックに従って順次右方向にシフトさ
れ、最終段は初段側に帰還される。
ムアドレスストローブ信号ＣＡＳによってシフト動作を
行うシフトレジスタにより構成される。シフトレジスタ
は、４ビットのシフトレジスタであり、上記アドレス信
号ＸＡ ｉ （！ｌ：ＹＡ ｉのアドレスデコーダ出力
ＤＣＨによって最初にカラムアドレス信号ＣＡＳがロウ
レベルになった時その初期値が設定される。すなわち、
いずれかのビットが論理“１”に残りの３ビツトが論理
“０”のように初期設定される。上記論理“１′の情報
は、上記シフトクロックに従って順次右方向にシフトさ
れ、最終段は初段側に帰還される。
上記シフトレジスタの各段から４つのタイミング信号φ
１〜φ４が形成される。この実施例では、同一のアドレ
ス設定によって複数回の書込みを実現するため、上記タ
イミング信号φ１〜φ４が利用される。すなわち、ロウ
アドレスストローブ信号ＲＡＳとカラムアドレスストロ
ーブ信号ＣＡＳとを受けるオア（ＯＲ）ゲート回路Ｇ１
の出力信号は、上記各書込み回路ＷＡＩ〜ＷＡ４のプリ
チャージ信号φｐ１〜φｐ４を形成するアンド（ＡＮＤ
）ゲート回路０２〜Ｇ５の一方の入力端子に共通に供給
される。これらのアンドゲート回路０２〜Ｇ５の他方の
入力端子には、上記シフト方向に対して１個遅れて形成
されるタイミング信号がそれぞれ供給される。すなわち
、書込み回路ＷＡＩのプリチャージ信号φｐｔを形成す
るアンドゲート回路Ｇ２の他方の入力には、次に動作す
る書込み回路ＷＡ２の動作タイミング信号φ２が供給さ
れる。
１〜φ４が形成される。この実施例では、同一のアドレ
ス設定によって複数回の書込みを実現するため、上記タ
イミング信号φ１〜φ４が利用される。すなわち、ロウ
アドレスストローブ信号ＲＡＳとカラムアドレスストロ
ーブ信号ＣＡＳとを受けるオア（ＯＲ）ゲート回路Ｇ１
の出力信号は、上記各書込み回路ＷＡＩ〜ＷＡ４のプリ
チャージ信号φｐ１〜φｐ４を形成するアンド（ＡＮＤ
）ゲート回路０２〜Ｇ５の一方の入力端子に共通に供給
される。これらのアンドゲート回路０２〜Ｇ５の他方の
入力端子には、上記シフト方向に対して１個遅れて形成
されるタイミング信号がそれぞれ供給される。すなわち
、書込み回路ＷＡＩのプリチャージ信号φｐｔを形成す
るアンドゲート回路Ｇ２の他方の入力には、次に動作す
る書込み回路ＷＡ２の動作タイミング信号φ２が供給さ
れる。
以下、同様に１つづつ遅れて形成されるタイミング信号
φ３．φ４が上記アンドゲート回路Ｇ３゜Ｇ４の他方の
入力端子に供給される。そして、最後のアンドゲート回
路Ｇ５の他方の入力端子には、上記初段のタイミング信
号φ１が供給される。
φ３．φ４が上記アンドゲート回路Ｇ３゜Ｇ４の他方の
入力端子に供給される。そして、最後のアンドゲート回
路Ｇ５の他方の入力端子には、上記初段のタイミング信
号φ１が供給される。
この実施例回路の書込み動作の一例を第３図に示したタ
イミング図に従って説明する。
イミング図に従って説明する。
ロウアドレスストローブ信号ＲＡＳがロウレベルになる
と、上述のようにＸ系のアドレッシングが行われ、デー
タ線ＤＬに読み出し信号が現れる。
と、上述のようにＸ系のアドレッシングが行われ、デー
タ線ＤＬに読み出し信号が現れる。
次いで、カラムアドレスストローブ信号ＣＡＳがロウレ
ベルになると、上述のようにＹ系のアドレッシングが行
われる。そして、上記シフトレジスタの初期値として初
段回路に論理“１”を書込むと、タイミング信号φ１が
形成される。これによって、書込み回路ＷＡＩが動作状
態になるので、入カバソファＩＢから取り込まれた最初
の書込み信号Ｄ ｉｎｌは、メモリアレイＭＡＲＹＩの
選択されたメモリセルに書込まれる。なお、カラムアド
レスストローブ信号ＣＡＳがハイレベルになると、アン
ドゲート回路Ｇ５によってプリチャージ信号φｐ４が形
成されるが、この時には未だ書込み回路ＷＡ４が一度も
動作していないから、実質的なプリチャージ動作は行わ
れない。
ベルになると、上述のようにＹ系のアドレッシングが行
われる。そして、上記シフトレジスタの初期値として初
段回路に論理“１”を書込むと、タイミング信号φ１が
形成される。これによって、書込み回路ＷＡＩが動作状
態になるので、入カバソファＩＢから取り込まれた最初
の書込み信号Ｄ ｉｎｌは、メモリアレイＭＡＲＹＩの
選択されたメモリセルに書込まれる。なお、カラムアド
レスストローブ信号ＣＡＳがハイレベルになると、アン
ドゲート回路Ｇ５によってプリチャージ信号φｐ４が形
成されるが、この時には未だ書込み回路ＷＡ４が一度も
動作していないから、実質的なプリチャージ動作は行わ
れない。
次に、カラムアドレスストローブ信号ＣＡＳがロウレベ
ルに変化すると、上記シフトレジスタのシフト動作が行
われので、タイミング信号φｌに代えタイミング信号φ
２が形成される。これによって、書込み回路ＷＡ２が動
作状態になるので、入力バッファ１Ｂから取り込まれた
２つ目の書込み信号Ｄｉｎ２は、メモリアレイＭＡＲＹ
２の選択されたメモリセルに書込まれる。なお、カラム
アドレスストローブ信号ＣＡＳがハイレベルになると、
アンドゲート回路Ｇ２によってプリチャージ信号φｐ１
が形成されるので、上記既に一度動作状態になった書込
み回路ＷＡＩのプリチャージ動作が行われる。
ルに変化すると、上記シフトレジスタのシフト動作が行
われので、タイミング信号φｌに代えタイミング信号φ
２が形成される。これによって、書込み回路ＷＡ２が動
作状態になるので、入力バッファ１Ｂから取り込まれた
２つ目の書込み信号Ｄｉｎ２は、メモリアレイＭＡＲＹ
２の選択されたメモリセルに書込まれる。なお、カラム
アドレスストローブ信号ＣＡＳがハイレベルになると、
アンドゲート回路Ｇ２によってプリチャージ信号φｐ１
が形成されるので、上記既に一度動作状態になった書込
み回路ＷＡＩのプリチャージ動作が行われる。
以下、同様にして、メモリアレイＭＡＲＹ３゜ＭＡＲＹ
４への書込み動作と、１つ前に動作状態になった書込み
回路のプリチャージがそれぞれ行われる。したがって、
図示しないが、上記メモリアレイＭＡＲＹ４への書込み
を行った後に、カラチアドレスストローブ信号ＣＡＳを
ロウレベルにした時には、上記最初に書込みを行ったメ
モリアレイＭＡＲＹから再び書込みを行うことができる
ものとなる。
４への書込み動作と、１つ前に動作状態になった書込み
回路のプリチャージがそれぞれ行われる。したがって、
図示しないが、上記メモリアレイＭＡＲＹ４への書込み
を行った後に、カラチアドレスストローブ信号ＣＡＳを
ロウレベルにした時には、上記最初に書込みを行ったメ
モリアレイＭＡＲＹから再び書込みを行うことができる
ものとなる。
（１）時系列に発生する書込み回路の動作夕・ζミング
信号を利用して、１つ前に動作状態なった書込み回路へ
のプリチャージを行うことによって同一のアドレス設定
に対して複数回の書込みを連続して行うことができるい
う効果が得られる。
信号を利用して、１つ前に動作状態なった書込み回路へ
のプリチャージを行うことによって同一のアドレス設定
に対して複数回の書込みを連続して行うことができるい
う効果が得られる。
（２）上記（１）のような機能を付加することにより、
扱い易いダイナミック型ＲＡＭを得ることができるとい
う効果が得られる。
扱い易いダイナミック型ＲＡＭを得ることができるとい
う効果が得られる。
以上本発明者によってなされた発明を実施例に基つき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、メモリアレイ
の数とその周辺回路の数は、必要に応じて種々の変形を
採ることができるものである。第３図における各回路の
具体的回路構成は、上記動作を行うものであれば何であ
ってもよい。例えば、上記のような時系列的なタイミン
グ信号によってメインアンプの選択的な動作制御とプリ
チャージを行うことにより、その出力端子を共通化して
出カバソファに伝えるものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、メモリアレイ
の数とその周辺回路の数は、必要に応じて種々の変形を
採ることができるものである。第３図における各回路の
具体的回路構成は、上記動作を行うものであれば何であ
ってもよい。例えば、上記のような時系列的なタイミン
グ信号によってメインアンプの選択的な動作制御とプリ
チャージを行うことにより、その出力端子を共通化して
出カバソファに伝えるものであってもよい。
この発明は、シリアルな書込み動作機能を持つダイナミ
ック型ＲＡＭに広く利用できる。
ック型ＲＡＭに広く利用できる。
第１図は、この発明の一実施例を示す回路図、第２図は
、その入出力回路の一実施例を示す回路図、 第３図は、その書込み動作の一例を示すタイミング図で
ある。 ＭＡＲＹＩ〜ＭＡＲＹ４・・メモリアレイ、ＭＣ・・メ
モリセル、ＤＣ・・ダミーセル、ＣＷ・・カラムスイッ
チ、ＳＡ・・センスアンプ、ＡＲ・・アクティブリスト
ア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコーダ、ＡＤ
Ｂ・・アドレスバッファ、ＭＡＩ〜ＭＡ４・・メインア
ンプ、ＷＡＩ〜ＷＡ４・・書込み回路、ＯＢ・・出カバ
ソファ、ＩＢ・・入カバ、ファ、ＴＧ・・タイミング発
生回路、ＭＰＸ・・マルチプレクサ 第 １ 図
、その入出力回路の一実施例を示す回路図、 第３図は、その書込み動作の一例を示すタイミング図で
ある。 ＭＡＲＹＩ〜ＭＡＲＹ４・・メモリアレイ、ＭＣ・・メ
モリセル、ＤＣ・・ダミーセル、ＣＷ・・カラムスイッ
チ、ＳＡ・・センスアンプ、ＡＲ・・アクティブリスト
ア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコーダ、ＡＤ
Ｂ・・アドレスバッファ、ＭＡＩ〜ＭＡ４・・メインア
ンプ、ＷＡＩ〜ＷＡ４・・書込み回路、ＯＢ・・出カバ
ソファ、ＩＢ・・入カバ、ファ、ＴＧ・・タイミング発
生回路、ＭＰＸ・・マルチプレクサ 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、複数のメモリアレイと、各メモリアレイに対してカ
ラムアドレスストローブ信号に同期して時系列的な書込
みを行う書込み回路と、カラムアドレスストローブ信号
を受けて上記書込み回路の時系列的な動作を制御するタ
イミング信号を形成するタイミング発生回路とを含み、
アドレスストローブ信号に同期して上記タイミング発生
回路により形成されたタイミング信号を用い、以前にに
形成されたタイミング信号によって動作状態になった書
込み回路をプリチャージする機能を設けたことを特徴と
するダイナミック型ＲＡＭ。 ２、上記タイミング発生回路で形成された時系列的なタ
イミング信号は、各メモリアレイからの読み出し信号を
時系列的に出力させる制御信号としても用いられるもの
であることを特徴とする特許請求の範囲第１項記載のダ
イナミック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199622A JPS6180595A (ja) | 1984-09-26 | 1984-09-26 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199622A JPS6180595A (ja) | 1984-09-26 | 1984-09-26 | ダイナミツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180595A true JPS6180595A (ja) | 1986-04-24 |
Family
ID=16410908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199622A Pending JPS6180595A (ja) | 1984-09-26 | 1984-09-26 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273491A (ja) * | 1985-09-25 | 1987-04-04 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
-
1984
- 1984-09-26 JP JP59199622A patent/JPS6180595A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273491A (ja) * | 1985-09-25 | 1987-04-04 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
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