JPH01137491A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01137491A JPH01137491A JP62295517A JP29551787A JPH01137491A JP H01137491 A JPH01137491 A JP H01137491A JP 62295517 A JP62295517 A JP 62295517A JP 29551787 A JP29551787 A JP 29551787A JP H01137491 A JPH01137491 A JP H01137491A
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- 230000015654 memory Effects 0.000 claims abstract description 106
- 230000004044 response Effects 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 3
- 244000066764 Ailanthus triphysa Species 0.000 description 1
- 101100523877 Mus musculus Rbks gene Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
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- G11C—STATIC STORES
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、３トランジスタ型メモリセルを備えたダイ
ナミック型半導体記憶装置に関する。
ナミック型半導体記憶装置に関する。
［従来の技術］
第９図は、シリアルアクセスメモリの一般的な構成を示
すブロック図である。
すブロック図である。
第９図において、メモリセルアレイ６１は、Ｌ行×ｍ列
に配列された複数の３トランジスタ型メモリセルからな
る。データを書込むべきメモリセルの選択は、書込行選
択リングポインタ６２および書込列゛選択リングポイン
タ６４によって行なわれる。また、データを読出すべき
メモリセルの選択は、読出行選択リングポインタ６３お
よび読出列選択リングポインタ６５によって行なわれる
。
に配列された複数の３トランジスタ型メモリセルからな
る。データを書込むべきメモリセルの選択は、書込行選
択リングポインタ６２および書込列゛選択リングポイン
タ６４によって行なわれる。また、データを読出すべき
メモリセルの選択は、読出行選択リングポインタ６３お
よび読出列選択リングポインタ６５によって行なわれる
。
なお、書込列選択リングポインタ６４には書込制御回路
が含まれ、続出列選択リングポインタ６５には読出制御
回路が含まれる。
が含まれ、続出列選択リングポインタ６５には読出制御
回路が含まれる。
最初に、外部から与えられる書込リセット信号ＷＲ８Ｔ
および読出リセット信号ＲＲ８Ｔに応答してそれぞれ書
込行選択リングポインタ６２、書込列選択リングポイン
タ６４、読出行選択リングポインタ６３および読出列選
択リングポインタ６５がイニシャライズされる。これに
より、まず、メモリセルアレイ６１の第１列の第１行が
指定される。以後、外部から与えられる書込クロックＷ
ＣＬＫおよび読出クロックＲＣＬＫにそれぞれ同期して
、第１列の第２行、第３行、・・・、第銃行が順に指定
され、さらに、第２列の第１行、第２行、・・・、第り
行が順に指定される。そして、第ｍ列の第廷行まで指定
された後は、第１列の第１行に戻り、以後、それぞれ書
込リセット信号ＷＲＳＴおよび読出リセット信号ＲＲ８
Ｔが入力されるまで同様のアドレス指定が繰返される。
および読出リセット信号ＲＲ８Ｔに応答してそれぞれ書
込行選択リングポインタ６２、書込列選択リングポイン
タ６４、読出行選択リングポインタ６３および読出列選
択リングポインタ６５がイニシャライズされる。これに
より、まず、メモリセルアレイ６１の第１列の第１行が
指定される。以後、外部から与えられる書込クロックＷ
ＣＬＫおよび読出クロックＲＣＬＫにそれぞれ同期して
、第１列の第２行、第３行、・・・、第銃行が順に指定
され、さらに、第２列の第１行、第２行、・・・、第り
行が順に指定される。そして、第ｍ列の第廷行まで指定
された後は、第１列の第１行に戻り、以後、それぞれ書
込リセット信号ＷＲＳＴおよび読出リセット信号ＲＲ８
Ｔが入力されるまで同様のアドレス指定が繰返される。
書込行選択リングポインタ６２および書込列選択リング
ポインタ６４により指定されたメモリセルに入力データ
ＤＩが書込制御回路により書込まれ、読出行選択リング
ポインタ６３および読出列選択リングポインタ６５によ
り指定されたメモリセル内の情報が読出制御回路から出
力データＤｏとして読出される。書込と読出とは互いに
独立に行なわれる。
ポインタ６４により指定されたメモリセルに入力データ
ＤＩが書込制御回路により書込まれ、読出行選択リング
ポインタ６３および読出列選択リングポインタ６５によ
り指定されたメモリセル内の情報が読出制御回路から出
力データＤｏとして読出される。書込と読出とは互いに
独立に行なわれる。
第１０図は、第９図のシリアルアクセスメモリの主要部
の構成を示す回路図である。
の構成を示す回路図である。
メモリセルアレイ６１の各列に対応して書込用ビット線
ＷＢ、および読出用ビット線ＲＢ、が設けられている。
ＷＢ、および読出用ビット線ＲＢ、が設けられている。
ここでｋは１〜ｍの整数である。
各書込用ビット線ＷＢｋには書込ドライバ１１が接続さ
れ、各読出用ビット線ＲＢｋには読出回路１３が接続さ
れている。また、メモリセルアレイ６１の各行に対応し
て、書込用ワード線ＷＷＬｎおよび読出用ワード線ＲＷ
Ｌｎが設けられている。
れ、各読出用ビット線ＲＢｋには読出回路１３が接続さ
れている。また、メモリセルアレイ６１の各行に対応し
て、書込用ワード線ＷＷＬｎおよび読出用ワード線ＲＷ
Ｌｎが設けられている。
ここでｎは１〜ｆＬの整数である。各メモリセル１０に
対応してＡＮＤゲートからなる書込選択ゲート１２が設
けられている。第１０図には、メモリセルアレイ６１の
第に行および第に＋１行における第ｎ行、第ｎ＋１行お
よび第ｎ＋２行のメモリセル１０が示されている。各メ
モリセル１０は、トランジスタ１、トランジスタ２およ
びトランジスタ３からなる３トランジスタ型メモリセル
である。各トランジスタ１．２． ３はＮチャネル間Ｏ
８電界効果トランジスタからなる。４は記憶容量である
。
対応してＡＮＤゲートからなる書込選択ゲート１２が設
けられている。第１０図には、メモリセルアレイ６１の
第に行および第に＋１行における第ｎ行、第ｎ＋１行お
よび第ｎ＋２行のメモリセル１０が示されている。各メ
モリセル１０は、トランジスタ１、トランジスタ２およ
びトランジスタ３からなる３トランジスタ型メモリセル
である。各トランジスタ１．２． ３はＮチャネル間Ｏ
８電界効果トランジスタからなる。４は記憶容量である
。
ここで、第に列の第ｎ行のメモリセル１０に注口すると
、トランジスタ３のゲートはトランジスタ１を介して書
込用ビットＩ！ＩＷＢ、に接続され、ドレインはトラン
ジスタ２を介して読出用ビット線ＲＢ、に接続され、ソ
ースは接地されている。
、トランジスタ３のゲートはトランジスタ１を介して書
込用ビットＩ！ＩＷＢ、に接続され、ドレインはトラン
ジスタ２を介して読出用ビット線ＲＢ、に接続され、ソ
ースは接地されている。
トランジスタ１のゲートは書込選択ゲート１２の出力に
接続され、トランジスタ２のゲートは読出用ワード線Ｒ
ＷＬｎに接続されている。書込選択ゲート１２の一方の
入力端子は書込用ワード線ＷＷＬｎに接続されている。
接続され、トランジスタ２のゲートは読出用ワード線Ｒ
ＷＬｎに接続されている。書込選択ゲート１２の一方の
入力端子は書込用ワード線ＷＷＬｎに接続されている。
書込用ワード線ＷＷＬ。は、第９図に示した書込行選択
リングポインタ６２に接続され、各続出用ワード線ＲＷ
Ｌｎは、読出行選択リングポインタ６３に接続されてい
る。
リングポインタ６２に接続され、各続出用ワード線ＲＷ
Ｌｎは、読出行選択リングポインタ６３に接続されてい
る。
各列の書込選択ゲート１２の他方の入力端子には、書込
列リングポインタ６４により書込列選択信号ＷＢＳｋが
共通に与えられる。また、各列の読出回路１３には、読
出列選択リングポインタ６５により読出列選択信号ＲＢ
Ｓ、が与えられる。
列リングポインタ６４により書込列選択信号ＷＢＳｋが
共通に与えられる。また、各列の読出回路１３には、読
出列選択リングポインタ６５により読出列選択信号ＲＢ
Ｓ、が与えられる。
次に、このシリアルアクセスメモリの書込動作を説明す
る。
る。
たとえば、第９図に示した書込行選択リングポインタ６
２および書込列選択リングポインタ６４により第に＋１
列の第ｎ行のメモリセル１０が選択される場合は、書込
用ワード線ＷＷＬ、の電位がｒＨＪレベルに立上がり、
かつ、書込列選択信号ＷＢＳ、や、がｒＨＪレベルに立
上がる。これにより、第に＋１列の第ｎ行の書込選択ゲ
ート１２の出力がｒＨＪレベルとなり、トランジスタ１
がオンする。その結果、書込ドライバ１１によってバッ
ファされた入力データＤＩが書込用ビット線ＷＢｋや、
を介してメモリセル１０の記憶容量４に書込まれる。
２および書込列選択リングポインタ６４により第に＋１
列の第ｎ行のメモリセル１０が選択される場合は、書込
用ワード線ＷＷＬ、の電位がｒＨＪレベルに立上がり、
かつ、書込列選択信号ＷＢＳ、や、がｒＨＪレベルに立
上がる。これにより、第に＋１列の第ｎ行の書込選択ゲ
ート１２の出力がｒＨＪレベルとなり、トランジスタ１
がオンする。その結果、書込ドライバ１１によってバッ
ファされた入力データＤＩが書込用ビット線ＷＢｋや、
を介してメモリセル１０の記憶容量４に書込まれる。
このとき、第に＋１列以外の書込列選択信号ＷＢＳおよ
び第ｎ行以外の書込ワード線ＷＷＬの電位はｒＬＪレベ
ルとなっているので、第に＋１列の第ｎ行の書込選択ゲ
ート１２以外の書込選択ゲート１２の出力はｒＬＪレベ
ルとなっている。したがって、第に＋１列の第ｎ行以外
のメモリセル１０のトランジスタ１はすべてオフしてお
り、そのメモリセル１０に記憶されている情報は破壊さ
れない。
び第ｎ行以外の書込ワード線ＷＷＬの電位はｒＬＪレベ
ルとなっているので、第に＋１列の第ｎ行の書込選択ゲ
ート１２以外の書込選択ゲート１２の出力はｒＬＪレベ
ルとなっている。したがって、第に＋１列の第ｎ行以外
のメモリセル１０のトランジスタ１はすべてオフしてお
り、そのメモリセル１０に記憶されている情報は破壊さ
れない。
次に、このシリアルアクセスメモリの読出動作を説明す
る。
る。
たとえば、第９図に示した続出行選択リングポインタ６
３および続出列選択リングポインタ６５により第に＋１
列の第ｎ行のメモリセル１０が選択される場合は、読出
用ワード線ＲＷＬ、の電位がｒＨＪレベルに立上がる。
３および続出列選択リングポインタ６５により第に＋１
列の第ｎ行のメモリセル１０が選択される場合は、読出
用ワード線ＲＷＬ、の電位がｒＨＪレベルに立上がる。
このとき、第ｎ行のメモリセル１０に記憶された情報は
すべて読出用ビット線ＲＢ、〜ＲＢ、に読出されるが、
読出列選択信号ＲＢＳｋヤ、により選択された第に＋１
列あ読出回路１３のみから情報が出力される。
すべて読出用ビット線ＲＢ、〜ＲＢ、に読出されるが、
読出列選択信号ＲＢＳｋヤ、により選択された第に＋１
列あ読出回路１３のみから情報が出力される。
なお、３トランジスタ型メモリセルを用いたＦＩＦＯメ
モリ （ｆｉｒｓｔ ｉｎ ｆｉｒｓｔｏｕｔ）メ
モリについては、Ｉ ｎ ｔ ｒｏｄｕｃ ｔｉｏｎ
ｔｏ ＮＭＯ３ａｎｄ ＣＭＯＳ ＶＬＳＩ
Ｓｙｓｔｅｍ Ｄｅｓｉｇｎのｐ、２６８〜２７３
に記載されている。また、１トランジスタ型メモリセル
を用いたＤＲＡＭの折返しビット線構造については、米
国特許出願Ｎｏ、４，０４４．３４０に記載されている
。さらに、折返しビット線構造による６４Ｋ ＤＲＡ
Ｍの設計につイテは、”Ａ ５Ｖ−Ｏｎｌｙ ６４
Ｋ Ｄｙｎａｍｉｃ ＲＡＭ Ｂａ５ｅｄ ｏ
ｎ ＨｉｇｈＳ／Ｎ Ｄｅｓｉｇｎ’１ＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ ５ｔａｔｅ
Ｃ１ｒｃｕｉ ｔｓ、ｖｏｌ、５Ｃ−１５，Ｎｏ、
５，０ｃｔｏｂｅｒ １９８０．Ｉ）ｐ、８４６〜８
５４に記載されている。
モリ （ｆｉｒｓｔ ｉｎ ｆｉｒｓｔｏｕｔ）メ
モリについては、Ｉ ｎ ｔ ｒｏｄｕｃ ｔｉｏｎ
ｔｏ ＮＭＯ３ａｎｄ ＣＭＯＳ ＶＬＳＩ
Ｓｙｓｔｅｍ Ｄｅｓｉｇｎのｐ、２６８〜２７３
に記載されている。また、１トランジスタ型メモリセル
を用いたＤＲＡＭの折返しビット線構造については、米
国特許出願Ｎｏ、４，０４４．３４０に記載されている
。さらに、折返しビット線構造による６４Ｋ ＤＲＡ
Ｍの設計につイテは、”Ａ ５Ｖ−Ｏｎｌｙ ６４
Ｋ Ｄｙｎａｍｉｃ ＲＡＭ Ｂａ５ｅｄ ｏ
ｎ ＨｉｇｈＳ／Ｎ Ｄｅｓｉｇｎ’１ＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ ５ｔａｔｅ
Ｃ１ｒｃｕｉ ｔｓ、ｖｏｌ、５Ｃ−１５，Ｎｏ、
５，０ｃｔｏｂｅｒ １９８０．Ｉ）ｐ、８４６〜８
５４に記載されている。
［発明が解決しようとする問題点］
３トランジスタ型メモリセルからなる上記の従来の半導
体記憶装置においては、情報を書込むメモリセルを選択
するためにゲート回路が必要であるので、このゲート回
路により回路規模が大きくなり、占有面積が増大すると
いう問題点があった。
体記憶装置においては、情報を書込むメモリセルを選択
するためにゲート回路が必要であるので、このゲート回
路により回路規模が大きくなり、占有面積が増大すると
いう問題点があった。
また、ゲート回路をＣＭＯＳにより構成した場合には、
ラッチアップを起こす原因となる可能性があった。
ラッチアップを起こす原因となる可能性があった。
この発明の主たる目的は、ゲート回路を用いることなく
書込動作が正常に行なわれ、占ａ面積が小さく大容量化
が可能な、３トランジスタ型メモリセルからなる半導体
記憶装置を得ることである。
書込動作が正常に行なわれ、占ａ面積が小さく大容量化
が可能な、３トランジスタ型メモリセルからなる半導体
記憶装置を得ることである。
［問題点を解決するための手段］
上記目的を達成するためにこの発明に係る半導体記憶装
置は、少なくとも１列に配列され情報を記憶するための
複数のメモリセル、複数のメモリセルの各列に対応して
設けられ複数のメモリセルに情報を書込むための少なく
とも１組の書込用ビット線対、複数のメモリセルの各列
に対応して設けられ複数のメモリセルに記憶される情報
を読出すための少なくとも１本の読出用ビット線、各列
の各メモリセルに対応して設けられた複数の第１の選択
線、各列の各メモリセルに対応して設けられた複数の第
２の選択線、複数の第１の選択線のいずれかに第１の選
択信号を与える第１の選択手段、および複数の第２の選
択線のいずれかに第２の選択信号を与える第２の選択手
段を備えている。
置は、少なくとも１列に配列され情報を記憶するための
複数のメモリセル、複数のメモリセルの各列に対応して
設けられ複数のメモリセルに情報を書込むための少なく
とも１組の書込用ビット線対、複数のメモリセルの各列
に対応して設けられ複数のメモリセルに記憶される情報
を読出すための少なくとも１本の読出用ビット線、各列
の各メモリセルに対応して設けられた複数の第１の選択
線、各列の各メモリセルに対応して設けられた複数の第
２の選択線、複数の第１の選択線のいずれかに第１の選
択信号を与える第１の選択手段、および複数の第２の選
択線のいずれかに第２の選択信号を与える第２の選択手
段を備えている。
そして、各メモリセルは、情報を蓄積するための第１の
トランジスタ、書込用ビット線対のいずれか一方と第１
のトランジスタとの間に接続される第２のトランジスタ
、および読出用ビット線と第１のトランジスタとの間に
接続される第３のトランジスタを含む。第２のトランジ
スタは、書込用ビット線対の一方を介して与えられる情
報を第１の選択線に与えられる第１の選択信号に応答し
て第１のトランジスタに転送するものである。第３のト
ランジスタは、第１のトランジスタに蓄えられた情報を
第２の選択線に与えられる第２の選択信号に応答して読
出用ビット線に転送するものである。
トランジスタ、書込用ビット線対のいずれか一方と第１
のトランジスタとの間に接続される第２のトランジスタ
、および読出用ビット線と第１のトランジスタとの間に
接続される第３のトランジスタを含む。第２のトランジ
スタは、書込用ビット線対の一方を介して与えられる情
報を第１の選択線に与えられる第１の選択信号に応答し
て第１のトランジスタに転送するものである。第３のト
ランジスタは、第１のトランジスタに蓄えられた情報を
第２の選択線に与えられる第２の選択信号に応答して読
出用ビット線に転送するものである。
［作用］
この発明に係る半導体記憶装置においては、書込用ビッ
ト線が折返しビット線構造となっているので、ゲート回
路を用いることなく、書込動作が正確に行なわれる。し
たがって、占有面積が小さくなり、大容量化が可能とな
る。また、３トランジスタ型メモリセルからなるので、
高速動作が可能となる。
ト線が折返しビット線構造となっているので、ゲート回
路を用いることなく、書込動作が正確に行なわれる。し
たがって、占有面積が小さくなり、大容量化が可能とな
る。また、３トランジスタ型メモリセルからなるので、
高速動作が可能となる。
［実施例］
以下、この発明の実施例を図面を用いて説明する。
第１図は、この発明の一実施例によるシリアルアクセス
メモリの主要部の構成を示す回路図である。
メモリの主要部の構成を示す回路図である。
このシリアルアクセスメモリ全体の構成は、第９図に示
したシリアルアクセスメモリと同様である。すなわち、
このシリアルアクセスメモリは、Ｌ行×ｍ列に配列され
た複数のメモリセルからなるメモリセルアレイ６１、書
込行選択リングポインタ６２、書込列選択リングポイン
タ６４、読出行選択リングポインタ６３および読出列選
択リングポインタ６５からなる。
したシリアルアクセスメモリと同様である。すなわち、
このシリアルアクセスメモリは、Ｌ行×ｍ列に配列され
た複数のメモリセルからなるメモリセルアレイ６１、書
込行選択リングポインタ６２、書込列選択リングポイン
タ６４、読出行選択リングポインタ６３および読出列選
択リングポインタ６５からなる。
第１図において、メモリセル１０は、第１０図に示した
従来のシリアルアクセスメモリと同様に、トランジスタ
１，２．３および記憶容量４からなる。メモリセルアレ
イの各列に対応して書込用ビット線対Ｗ８１ ｈ 、
Ｗ８２におよび読出用ビット線ＲＢ、が設けられている
。ここで、ｋは１〜ｍの整数である。また、メモリセル
アレイの各行に対応して書込用ワード線ＷＷＬ、および
読出用ワード線ＲＷＬｏが設けられている。ここで、ｎ
は１〜史の整数である。第１図において、第に列の第０
行のメモリセル１０に注目すると、トランジスタ３のゲ
ートはトランジスタ１を介して書込用ビット線ＷＢ１ｋ
に接続され、ドレインはトランジスタ２を介して読出用
ビット線ＲＢ、に接続され、ソースは接地されている。
従来のシリアルアクセスメモリと同様に、トランジスタ
１，２．３および記憶容量４からなる。メモリセルアレ
イの各列に対応して書込用ビット線対Ｗ８１ ｈ 、
Ｗ８２におよび読出用ビット線ＲＢ、が設けられている
。ここで、ｋは１〜ｍの整数である。また、メモリセル
アレイの各行に対応して書込用ワード線ＷＷＬ、および
読出用ワード線ＲＷＬｏが設けられている。ここで、ｎ
は１〜史の整数である。第１図において、第に列の第０
行のメモリセル１０に注目すると、トランジスタ３のゲ
ートはトランジスタ１を介して書込用ビット線ＷＢ１ｋ
に接続され、ドレインはトランジスタ２を介して読出用
ビット線ＲＢ、に接続され、ソースは接地されている。
トランジスタ１のゲートは書込用ワード線ＷＷＬｎに接
続され、トランジスタ２のゲートは読出用ワード線ＲＷ
Ｌｎに接続されている。
続され、トランジスタ２のゲートは読出用ワード線ＲＷ
Ｌｎに接続されている。
第に列の第ｎ＋１行のメモリセル１０においても同様に
接続されているが、トランジスタ３のゲートはトランジ
スタ１を介して書込用ビット線ＷＢ２．に接続されてい
る。すなわち、各列の奇数行目のメモリセル１０は書込
用ビット線対ＷＢＩｉ、Ｗ８２ｍの一方に接続され、各
列の偶数行１１のメモリセル１０は書込用ビット線対Ｗ
ＢＩ、。
接続されているが、トランジスタ３のゲートはトランジ
スタ１を介して書込用ビット線ＷＢ２．に接続されてい
る。すなわち、各列の奇数行目のメモリセル１０は書込
用ビット線対ＷＢＩｉ、Ｗ８２ｍの一方に接続され、各
列の偶数行１１のメモリセル１０は書込用ビット線対Ｗ
ＢＩ、。
ＷＢ２にの他方に接続されている。このように、書込用
ビット線ＷＢＩｋ、Ｗ８２には折返しビット線構造とな
っている。
ビット線ＷＢＩｋ、Ｗ８２には折返しビット線構造とな
っている。
各行の書込用ビット線対ＷＢ１＊ 、ＷＢ２ｈには、書
込ドライバ２０およびセンスアンプ３０が接続されてい
る。書込ドライバ２０は入力データＤＩを書込用ビット
線対ＷＢ１４ 、ＷＢ２１に書込むためのものであり、
センスアンプ３０は各列のメモリセル１０をリフレッシ
ュするためのものである。また、各列の読出用ζット線
ＲＢ、には読出回路４０が接続されている。この続出回
路４０は読出用ビット線ＲＢｋ上に読出された情報を検
知・増幅して外部に出力するためのものである。
込ドライバ２０およびセンスアンプ３０が接続されてい
る。書込ドライバ２０は入力データＤＩを書込用ビット
線対ＷＢ１４ 、ＷＢ２１に書込むためのものであり、
センスアンプ３０は各列のメモリセル１０をリフレッシ
ュするためのものである。また、各列の読出用ζット線
ＲＢ、には読出回路４０が接続されている。この続出回
路４０は読出用ビット線ＲＢｋ上に読出された情報を検
知・増幅して外部に出力するためのものである。
これらの書込ドライバ２０、センスアンプ３０および読
出回路４０はタイミング発生回路５０により制御される
。
出回路４０はタイミング発生回路５０により制御される
。
第２図は、第１図における書込ドライバ２０の回路図で
ある。
ある。
第２図において、データ入力端子ａは、第１のトライス
テートバッファ２１を介して書込ビット線ＷＢＩに接続
されかつ第２のトライステートバッファ２２を介して書
込ビット線ＷＢ２に接続されている。第１のトライスデ
ートバッファ２１および第２のトライステートバッファ
２２はいずれもライトイネーブル信号ＷＥにより制御さ
れる。
テートバッファ２１を介して書込ビット線ＷＢＩに接続
されかつ第２のトライステートバッファ２２を介して書
込ビット線ＷＢ２に接続されている。第１のトライスデ
ートバッファ２１および第２のトライステートバッファ
２２はいずれもライトイネーブル信号ＷＥにより制御さ
れる。
ライトイネーブル信号ＷＥがｒＨＪレベルのときには、
第１および第２のトライステートバッファ２１および２
２は導通状態となり、データ入力端子ａに与えられてい
る入力データＤＩが書込ビット線対ＷＢＩ、ＷＢ２に人
力される。ライトイネーブル信号ＷＥがｒＬＪレベルの
ときには、第１および第２のトライステートバッファ２
１および２２は高インピーダンス状態となる。
第１および第２のトライステートバッファ２１および２
２は導通状態となり、データ入力端子ａに与えられてい
る入力データＤＩが書込ビット線対ＷＢＩ、ＷＢ２に人
力される。ライトイネーブル信号ＷＥがｒＬＪレベルの
ときには、第１および第２のトライステートバッファ２
１および２２は高インピーダンス状態となる。
第３図は、第１図におけるセンスアンプ３０の回路図で
ある。
ある。
このセンスアンプ３０は、ＰチャネルＭＯＳトランジス
タ３１，３２．３３およびＮチャネルＭＯＳトランジス
タ３４，３５．３６からなるラッチ回路と、イコライズ
用のＮチャネルＭＯＳ）ランジスタ３７とからなる。ト
ランジスタ３１はノードＮ１と書込用ビット線ＷＢ２と
の間に接続され、トランジスタ３２はノードＮ１と書込
用ビット線ＷＢ１との間に接続されている。トランジス
タ３４はノードＮ２と書込用ビット線ＷＢ２との間に接
続され、トランジスタ３５はノードＮ２と書込用ビット
線ＷＢＩとの間に接続されている。
タ３１，３２．３３およびＮチャネルＭＯＳトランジス
タ３４，３５．３６からなるラッチ回路と、イコライズ
用のＮチャネルＭＯＳ）ランジスタ３７とからなる。ト
ランジスタ３１はノードＮ１と書込用ビット線ＷＢ２と
の間に接続され、トランジスタ３２はノードＮ１と書込
用ビット線ＷＢ１との間に接続されている。トランジス
タ３４はノードＮ２と書込用ビット線ＷＢ２との間に接
続され、トランジスタ３５はノードＮ２と書込用ビット
線ＷＢＩとの間に接続されている。
トランジスタ３１および３４のゲートは書込用ビット線
ＷＢＩに接続され、トランジスタ３２および３５のゲー
トは書込用ビット線ＷＢ２に接続されている。ノードＮ
１はトランジスタ３３を介して電源電位ＶＣＣに結合さ
れ、ノードＮ２はトランジスタ３６を介して接地されて
いる。トランジスタ３６のゲートにセンスイネーブル信
号ＷＳＥが与えられ、トランジスタ３３のゲートにセン
スイネーブル信号ＷＳＥの反転信号ＷＳＥが与えられる
。また、イコライズ用トランジスタ３７は、書込用ビッ
ト線ＷＢＩと書込用ビット線ＷＢ２との間に接続され、
そのゲートにはイコライズ信号ＥＱが与えられる。
ＷＢＩに接続され、トランジスタ３２および３５のゲー
トは書込用ビット線ＷＢ２に接続されている。ノードＮ
１はトランジスタ３３を介して電源電位ＶＣＣに結合さ
れ、ノードＮ２はトランジスタ３６を介して接地されて
いる。トランジスタ３６のゲートにセンスイネーブル信
号ＷＳＥが与えられ、トランジスタ３３のゲートにセン
スイネーブル信号ＷＳＥの反転信号ＷＳＥが与えられる
。また、イコライズ用トランジスタ３７は、書込用ビッ
ト線ＷＢＩと書込用ビット線ＷＢ２との間に接続され、
そのゲートにはイコライズ信号ＥＱが与えられる。
このセンスアンプ３０は、センスイネーブル信号ＷＳＥ
がｒＨＪレベルになると、書込用ビット線対ＷＢＩ、Ｗ
８２間の電位差を増幅してラッチし、センスイネーブル
信号ＷＳＥがｒＬＪレベルになると高インピーダンス状
態となる。また、イコライズ信号ＥＱがｒＨＪレベルに
なるとトランジスタ３７がオンし、書込用ビット線対Ｗ
ＢＩ。
がｒＨＪレベルになると、書込用ビット線対ＷＢＩ、Ｗ
８２間の電位差を増幅してラッチし、センスイネーブル
信号ＷＳＥがｒＬＪレベルになると高インピーダンス状
態となる。また、イコライズ信号ＥＱがｒＨＪレベルに
なるとトランジスタ３７がオンし、書込用ビット線対Ｗ
ＢＩ。
ＷＢ２の電位がｖｃｃ／２レベルにイコライズされる。
第４図は、第１図における読出回路４０の回路図である
。
。
第４図において、読出用ビット線ＲＢは、プリチャージ
用のＮチャネルＭＯＳトランジスタ４１を介して電源電
位ＶＣＣに結合されている。このトランジスタ４１のゲ
ートにはプリチャージ信号ＰＣが与えられる。また、読
出用ビット線ＲＢはセンスラッチ４２およびトライステ
ートバッファ４３を介してデータ出力端子すに接続され
ている。
用のＮチャネルＭＯＳトランジスタ４１を介して電源電
位ＶＣＣに結合されている。このトランジスタ４１のゲ
ートにはプリチャージ信号ＰＣが与えられる。また、読
出用ビット線ＲＢはセンスラッチ４２およびトライステ
ートバッファ４３を介してデータ出力端子すに接続され
ている。
センスラッチ４２は、ＮチャネルＭＯＳトランジスタ４
４．２つのインバータ４５．４６およびＰチャネルＭＯ
Ｓ）ランジスタ４７からなる。インバータ４５および４
６は直列に接続され、インバター４５の入力とインバー
タ４６の出力との間にトランジスタ４７が接続されてい
る。インバータ４５の人力と読出用ビット線ＲＢとの間
にトランジスタ４４が接続され、インバータ４６の出力
はトライステートバッファ４３の入力に接続されている
。トランジスタ４４および４７のゲートにはセンスイネ
ーブル信号ＲＳＥが与えられる。また、トライステート
バッファ４３の制御端子には読出列選択信号ＲＢＳが与
えられる。
４．２つのインバータ４５．４６およびＰチャネルＭＯ
Ｓ）ランジスタ４７からなる。インバータ４５および４
６は直列に接続され、インバター４５の入力とインバー
タ４６の出力との間にトランジスタ４７が接続されてい
る。インバータ４５の人力と読出用ビット線ＲＢとの間
にトランジスタ４４が接続され、インバータ４６の出力
はトライステートバッファ４３の入力に接続されている
。トランジスタ４４および４７のゲートにはセンスイネ
ーブル信号ＲＳＥが与えられる。また、トライステート
バッファ４３の制御端子には読出列選択信号ＲＢＳが与
えられる。
プリチャージ信号ＰＣがｒＨＪレベルになると、トラン
ジスタ４１がオンし、読出用ビット線ＲＢは電源電位Ｖ
ＣＣＶＴＨにプリチャージされる。
ジスタ４１がオンし、読出用ビット線ＲＢは電源電位Ｖ
ＣＣＶＴＨにプリチャージされる。
ここで、ｖＴＭはトランジスタ４１のしきい値電圧であ
る。一方、センスイネーブル信号Ｒ８ＥがｒＨＪレベル
に立上がると、読出用ビット線ＲＢの電位がセンスラッ
チ４２により増幅される。さらに、読出列選択信号ＲＢ
ＳがｒＨＪレベルになると、トライステートバッファ４
３が導通状態となり、センスラッチ４２の出力がトライ
ステートバッファ４３からデータ出力端子すに導出され
る。
る。一方、センスイネーブル信号Ｒ８ＥがｒＨＪレベル
に立上がると、読出用ビット線ＲＢの電位がセンスラッ
チ４２により増幅される。さらに、読出列選択信号ＲＢ
ＳがｒＨＪレベルになると、トライステートバッファ４
３が導通状態となり、センスラッチ４２の出力がトライ
ステートバッファ４３からデータ出力端子すに導出され
る。
続出列選択信号ＲＢＳがｒＬＪレベルになると、トライ
ステートバッファ４３は高インピーダンス状態となる。
ステートバッファ４３は高インピーダンス状態となる。
第５図は、タイミング発生回路５０を示す回路図である
。このタイミング発生回路５０は、書込クロックＷＣＬ
Ｋおよび書込列選択リングポインタ６４により与えられ
る書込列選択信号ＷＢＳに応答して、所定のタイミング
でライトイネーブル信号ＷＥ、イコライズ信号ＥＱおよ
びセンスイネーブル信号ＷＳＥを発生し、読出クロック
ＲＣＬＫおよび読出列選択リングポインタ６５により与
えられる読出列選択信号ＲＢＳに応答して、所定のタイ
ミングでプリチャージ信号ＰＣ１センスイネーブル信号
Ｒ３Ｅおよび読出列選択信号ＲＢＳを発生するものであ
る。
。このタイミング発生回路５０は、書込クロックＷＣＬ
Ｋおよび書込列選択リングポインタ６４により与えられ
る書込列選択信号ＷＢＳに応答して、所定のタイミング
でライトイネーブル信号ＷＥ、イコライズ信号ＥＱおよ
びセンスイネーブル信号ＷＳＥを発生し、読出クロック
ＲＣＬＫおよび読出列選択リングポインタ６５により与
えられる読出列選択信号ＲＢＳに応答して、所定のタイ
ミングでプリチャージ信号ＰＣ１センスイネーブル信号
Ｒ３Ｅおよび読出列選択信号ＲＢＳを発生するものであ
る。
次に、このシリアルアクセスメモリの書込動作、リレッ
シュ動作および読出動作を説明する。
シュ動作および読出動作を説明する。
まず、書込動作を第１図〜第３図を参照しながら説明す
る。書込動作は書込クロックＷＣＬＫに同期して行なわ
れる。予め、イコライズ信号ＥＱがｒＨＪレベルにな□
ることにより、書込用ビット線対ＷＢＩ、ＷＢ２がイコ
ライズされている（第３図）。たとえば、第９図に示す
書込行選択リングポインタ６２および書込列選択リング
ポインタ６４によってメモリセルアレイ６１の第に＋１
列の第０行が選択されるものとする。まず、書込クロッ
クＷＣＬＫが立上がった後、ライトイネーブル信号ＷＥ
がｒＨＪレベルに立上がって人力データＤＩが書込用ビ
ット線対ＷＢＩ、ヤ＋ 、 Ｗ Ｂ ２ ｈ＋、に書込
まれる（第１図および第２図）。さらに、書込用ワード
線ＷＷＬｎの電位がｒＨＪレベルに立上がることにより
メモリセル１０のトランジスタ１がオンし、書込用ビッ
ト線Ｗ Ｂ １ ｉ＋＋上の情報がメモリセル１０の記
憶容量４に書込まれる。
る。書込動作は書込クロックＷＣＬＫに同期して行なわ
れる。予め、イコライズ信号ＥＱがｒＨＪレベルにな□
ることにより、書込用ビット線対ＷＢＩ、ＷＢ２がイコ
ライズされている（第３図）。たとえば、第９図に示す
書込行選択リングポインタ６２および書込列選択リング
ポインタ６４によってメモリセルアレイ６１の第に＋１
列の第０行が選択されるものとする。まず、書込クロッ
クＷＣＬＫが立上がった後、ライトイネーブル信号ＷＥ
がｒＨＪレベルに立上がって人力データＤＩが書込用ビ
ット線対ＷＢＩ、ヤ＋ 、 Ｗ Ｂ ２ ｈ＋、に書込
まれる（第１図および第２図）。さらに、書込用ワード
線ＷＷＬｎの電位がｒＨＪレベルに立上がることにより
メモリセル１０のトランジスタ１がオンし、書込用ビッ
ト線Ｗ Ｂ １ ｉ＋＋上の情報がメモリセル１０の記
憶容量４に書込まれる。
このとき書込用ワ・−ド線ＷＷＬ、に接続される他の列
のメモリセル１０に対しては、リフレッシュが行なわれ
る。
のメモリセル１０に対しては、リフレッシュが行なわれ
る。
次に、リフレッシュ動作を第１図〜第３図および第６図
を参照しながら説明する。
を参照しながら説明する。
予め、イコライズ信号ＥＱがｒＨＪレベルになることに
より、書込用ビット線対ＷＢＩ、Ｗ、Ｂ２が１／２ＶＣ
Ｃレベルにイコライズされている。
より、書込用ビット線対ＷＢＩ、Ｗ、Ｂ２が１／２ＶＣ
Ｃレベルにイコライズされている。
まず、書込クロックＷＣＬＫがｒＨＪレベルに立上がっ
た後、イコライズ信号ＥＱがｒＬＪレベルに立下がり、
さらに、書込用ワード線ＷＷＬｎの電位がｒＨＪレベル
に立上がる（第１図および第６図）。これにより、第０
行のメモリセル１０に記憶されている情報が各列の書込
用ビット線ＷＢ１に読出される。メモリセル１０にｒＨ
Ｊレベルの情報が記憶されている場合には、メモリセル
１０のストレージノードがＶＣＣレベル（−５Ｖ）にチ
ャージアップされている。このストレージノードの電荷
が書込用ビット線ＷＢｌ上に移動し、書込用ビット線Ｗ
ＢＩの電位が１ ／ ２ Ｖｃ ｃレベルよりも少し上
昇する。逆に、メモリセル１０にｒＬＪレベルの情報が
記憶されている場合には、書込用ビット線ＷＢＩ上の電
荷がメモリセル１０のストレージノードに移動し、ビッ
ト線ＷＢＩの電位が１／２Ｖｃｃレベルよりも少し低下
する。
た後、イコライズ信号ＥＱがｒＬＪレベルに立下がり、
さらに、書込用ワード線ＷＷＬｎの電位がｒＨＪレベル
に立上がる（第１図および第６図）。これにより、第０
行のメモリセル１０に記憶されている情報が各列の書込
用ビット線ＷＢ１に読出される。メモリセル１０にｒＨ
Ｊレベルの情報が記憶されている場合には、メモリセル
１０のストレージノードがＶＣＣレベル（−５Ｖ）にチ
ャージアップされている。このストレージノードの電荷
が書込用ビット線ＷＢｌ上に移動し、書込用ビット線Ｗ
ＢＩの電位が１ ／ ２ Ｖｃ ｃレベルよりも少し上
昇する。逆に、メモリセル１０にｒＬＪレベルの情報が
記憶されている場合には、書込用ビット線ＷＢＩ上の電
荷がメモリセル１０のストレージノードに移動し、ビッ
ト線ＷＢＩの電位が１／２Ｖｃｃレベルよりも少し低下
する。
このとき、他方の書込用ビット線ＷＢ２の電位は１／２
Ｖｃｃレベルを維持する。そして、センスアンプ３０に
与えられるセンスイネーブル信号ＷＳＥがｒＨＪレベル
に立上がると、センスアンプ３０のトランジスタ３３お
よび３６がオンし、センスアンプ３０が動作する（第３
図）。書込用ビット線ＷＢＩの電位が書込用ビット線Ｗ
Ｂ２の電位よりも高い場合には、書込用ビット線ＷＢＩ
の電位がＶＣＣレベルに上昇し、書込用ビット線ＷＢ２
の電位が接地レベルに降下し、これらの電位がトランジ
スタ３１．３２．３４．３５よりなるインバータカップ
ルによりラッチされる。このため、メモリセル１０のス
トレージノードもＶＣＣレベルに上昇する。このように
して、リフレッシュ動作が行なわれる。このとき、他の
行の書込用ワード線ＷＷＬの電位はすべてｒＬＪレベル
になっているので、書込用ビット線対ＷＢＩ、ＷＢ２の
電位が変化しても他の行のメモリセル１０には影響しな
い。
Ｖｃｃレベルを維持する。そして、センスアンプ３０に
与えられるセンスイネーブル信号ＷＳＥがｒＨＪレベル
に立上がると、センスアンプ３０のトランジスタ３３お
よび３６がオンし、センスアンプ３０が動作する（第３
図）。書込用ビット線ＷＢＩの電位が書込用ビット線Ｗ
Ｂ２の電位よりも高い場合には、書込用ビット線ＷＢＩ
の電位がＶＣＣレベルに上昇し、書込用ビット線ＷＢ２
の電位が接地レベルに降下し、これらの電位がトランジ
スタ３１．３２．３４．３５よりなるインバータカップ
ルによりラッチされる。このため、メモリセル１０のス
トレージノードもＶＣＣレベルに上昇する。このように
して、リフレッシュ動作が行なわれる。このとき、他の
行の書込用ワード線ＷＷＬの電位はすべてｒＬＪレベル
になっているので、書込用ビット線対ＷＢＩ、ＷＢ２の
電位が変化しても他の行のメモリセル１０には影響しな
い。
その後、書込用ワード線ＷＷＬｎの電位がｒＬＪレベル
に立下がることにより、データがメモリセル１０内に保
持される。そして、センスイネーブル信号ＷＳＥが立下
がった後、イコライズ信号ＥＱがｒＨＪレベルに立上が
って、書込用ビット線対ＷＢＩ、ＷＢ２がイコライズさ
れる。
に立下がることにより、データがメモリセル１０内に保
持される。そして、センスイネーブル信号ＷＳＥが立下
がった後、イコライズ信号ＥＱがｒＨＪレベルに立上が
って、書込用ビット線対ＷＢＩ、ＷＢ２がイコライズさ
れる。
このように、書込動作の際に、書込が行なわれるメモリ
セルと同一行の他のメモリセルに対してはリフレッシュ
が行なわれる。
セルと同一行の他のメモリセルに対してはリフレッシュ
が行なわれる。
次に、読出動作を第１図、第４図および第７図を参照し
ながら説明する。
ながら説明する。
読出動作は読出クロックＲＣＬＫに同期して行なわれる
。予め、プリチャージ信号ＰＣがｒＨＪレベルになるこ
とにより、読出用ビット線ＲＢは電源電位ｖｃＣ−ｖ、
Ｈにプリチャージされている（第４図）。たとえば、第
９図に示す読出行選択リングポインタ６３および読出列
選択リングポインタ６５によってメモリセルアレイ６１
の第に＋１列の第０行が選択されるものとする。まず、
読出クロックＲＣＬＫが立上がった後、プリチャージ信
号ＰＣがｒＬＪレベルに立下がり、さらに読出用ワード
線ＲＷＬｎの電位がｒＨＪレベルに立上がる。これによ
り、第０行のすべてのメモリセル１０内の情報が各続出
用ビット線ＲＢ上に読出される（第１図および第７図・
）。第に＋１列の第０行のメモリセル１０にｒＨＪの情
報が記憶されていると、トランジスタ２および３が導通
状態になり、読出用ビット線ＲＢｋ＋１の電荷が引き抜
かれる。それにより、読出用ビット線ＲＢｋ＋１の電位
がｒＬＪレベルに低下する。逆に、このメモリセル１０
にｒＬＪの情報が記憶されていると、トランジスタ３は
非導通状態となるので、読出用ビット線ＲＢｋや、の電
荷は引き抜かれない。したがって、読出用ビット線ＲＢ
、ヤ、の電位はｒＨＪレベルを維持する。すなわち、メ
モリセル１０に書込まれた情報と相補的な情報が読出用
ビット線ＲＢ、＋、上に現われることになる。これは、
インバータ等により反転すれば問題はない。
。予め、プリチャージ信号ＰＣがｒＨＪレベルになるこ
とにより、読出用ビット線ＲＢは電源電位ｖｃＣ−ｖ、
Ｈにプリチャージされている（第４図）。たとえば、第
９図に示す読出行選択リングポインタ６３および読出列
選択リングポインタ６５によってメモリセルアレイ６１
の第に＋１列の第０行が選択されるものとする。まず、
読出クロックＲＣＬＫが立上がった後、プリチャージ信
号ＰＣがｒＬＪレベルに立下がり、さらに読出用ワード
線ＲＷＬｎの電位がｒＨＪレベルに立上がる。これによ
り、第０行のすべてのメモリセル１０内の情報が各続出
用ビット線ＲＢ上に読出される（第１図および第７図・
）。第に＋１列の第０行のメモリセル１０にｒＨＪの情
報が記憶されていると、トランジスタ２および３が導通
状態になり、読出用ビット線ＲＢｋ＋１の電荷が引き抜
かれる。それにより、読出用ビット線ＲＢｋ＋１の電位
がｒＬＪレベルに低下する。逆に、このメモリセル１０
にｒＬＪの情報が記憶されていると、トランジスタ３は
非導通状態となるので、読出用ビット線ＲＢｋや、の電
荷は引き抜かれない。したがって、読出用ビット線ＲＢ
、ヤ、の電位はｒＨＪレベルを維持する。すなわち、メ
モリセル１０に書込まれた情報と相補的な情報が読出用
ビット線ＲＢ、＋、上に現われることになる。これは、
インバータ等により反転すれば問題はない。
次に、センスラッチ４２に与えられるセンスイネーブル
信号Ｒ８ＥがｒＨＪレベルに立上がることにより、読出
用ビット線ＲＢｋや、上の情報が増幅される（第４図）
。このとき、第に＋１列の続出列選択信号ＲＢＳはｒＨ
Ｊレベルとなっているので、トライステートバッファ４
３は導通状態となっている。したがって、センスラッチ
４２により増幅された読出用ビット線ＲＢ、ヤ、の情報
が、データ出力端子すに出力データＤｏとして導出され
る。
信号Ｒ８ＥがｒＨＪレベルに立上がることにより、読出
用ビット線ＲＢｋや、上の情報が増幅される（第４図）
。このとき、第に＋１列の続出列選択信号ＲＢＳはｒＨ
Ｊレベルとなっているので、トライステートバッファ４
３は導通状態となっている。したがって、センスラッチ
４２により増幅された読出用ビット線ＲＢ、ヤ、の情報
が、データ出力端子すに出力データＤｏとして導出され
る。
他の列においては、読出列選択信号ＲＢＳがｒＬＪレベ
ルとなっているので、トライステートバッファ４３は高
インピーダンス状態となっている。したがって、他の列
の読出用ビット線ＲＢの情報はデータ出力端子すに導出
されない。
ルとなっているので、トライステートバッファ４３は高
インピーダンス状態となっている。したがって、他の列
の読出用ビット線ＲＢの情報はデータ出力端子すに導出
されない。
その後、センスイネーブル信号Ｒ８ＥがｒＬＪレベルに
立下がり、これに応答して読出用ワード線ＷＢＬ、の電
位がｒＬＪレベルに立下がる。そして、プリチャージ信
号ＰＣがｒＨＪレベルに立上がることにより、読出用ビ
ット線ＷＢがプリチャージされる。
立下がり、これに応答して読出用ワード線ＷＢＬ、の電
位がｒＬＪレベルに立下がる。そして、プリチャージ信
号ＰＣがｒＨＪレベルに立上がることにより、読出用ビ
ット線ＷＢがプリチャージされる。
以上のように、この実施例のシリアルアクセスメモリに
おいては、ゲート回路を使用せずに書込動作が正常に行
なわれる。したがって、占有面積が小さくなり、大容量
化が図られる。
おいては、ゲート回路を使用せずに書込動作が正常に行
なわれる。したがって、占有面積が小さくなり、大容量
化が図られる。
なお、上記実施例においては、この発明をシリアルアク
セスメモリに適用した場合について説明したが、第９図
における書込行選択リングポインタ６２、読出行選択リ
ングポインタ６３、書、込列選択リングポインタ６４お
よび読出列選択リングポインタ６５の代わりに、第８図
に示されるように、それぞれ書込列デコーダ７２、読出
列デコーダ７３、書込列デコーダ７４および読出列デコ
ーダ７５を用いると、ランダムアクセス可能なメモリが
実現される。このランダムアクセス可能なメモリは、３
トランジスタ型のメモリセルからなるので、１トランジ
スタ型のメモリセルからなるランダムアクセスメモリよ
りも高速動作が可能となる。
セスメモリに適用した場合について説明したが、第９図
における書込行選択リングポインタ６２、読出行選択リ
ングポインタ６３、書、込列選択リングポインタ６４お
よび読出列選択リングポインタ６５の代わりに、第８図
に示されるように、それぞれ書込列デコーダ７２、読出
列デコーダ７３、書込列デコーダ７４および読出列デコ
ーダ７５を用いると、ランダムアクセス可能なメモリが
実現される。このランダムアクセス可能なメモリは、３
トランジスタ型のメモリセルからなるので、１トランジ
スタ型のメモリセルからなるランダムアクセスメモリよ
りも高速動作が可能となる。
なお、上記実施例では、−数的な書込ドライバ、センス
アンプおよび続出回路が用（嘱られているが、同様の動
作を行なうものであれば他の回路であってもよい。
アンプおよび続出回路が用（嘱られているが、同様の動
作を行なうものであれば他の回路であってもよい。
［発明の効果］
以上のようにこの発明によれば、占有面積が小さくかつ
ラッチアップの可能性が少ない大容量の半導体記憶装置
が得られる。
ラッチアップの可能性が少ない大容量の半導体記憶装置
が得られる。
第１図はこの発明の一実施例によるシリアルアクセスメ
モリの主要部の構成を示すｉ路間、第２図は第１図にお
ける書込ドライバの回路図、第３図は第１図におけるセ
ンスアンプのａ路面、第４図は第１図における続出回路
の回路図、第５図は第１図におけるタイミング発生白餡
を示す図、第６図は第１図のシリアルアクセスメモリの
リフレッシュ動作を説明するためのタイミングチャート
、第７図は第１図のシリアルアクセスメモリの続出動作
を説明するためのタイミングチャート、第８図はこの発
明の他の実施例によるランダムアクセス型半導体記憶装
置の構成を示すブロック図、第９図はシリアルアクセス
メモリの一般的な構成を示すブロック図、第１０図は従
来のシリアルアクセスメモリの主要部の構成を示す図で
ある。 図におい′て、１．２．３はＮチャネルＭＯＳ）ランジ
スタ、４は記憶容量、１０はメモリセル、２０は書込ド
ライバ、３０はセンスアンプ、４０は読出回路、５０は
タイミング発生回路、６１はメモリセルアレイ、６２は
書込行選択リングポインタ、６３は読出行選択リングポ
インタ、６４は書込列選択リングポインタ、６５は読出
列選択リングポインタ、７２は書込列デコーダ、７３は
読出列デコーダ、７４は書込列デコーダ、７５は読出列
デコーダ、ＷＢＩ、ＷＢ２は書込用ビット線対、ＲＢは
読出用ビット線、ＷＷＬは書込用ワード線、ＲＷＬは読
出用ワード線である。 なお、各図中、同一符号は同一または相当部分を示す。 第２０ Ｗヒ 萬３図 り。 第Ｓ図 ぐ八 第６図 第′７図 萬８図 Ｉ Ｄ。 ８ｑ図 手続補正書（自発） １．事件の表示 特願昭６２−２９５５１７ 号２
、発明の名称 半導体記憶装置 ３、補正をする者 代表者志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第８図 ６ｏ 補正の内容 （１） 明細書第２３頁第１８行のｒＶｅｃレベル（−
５Ｖ）ＪをｒＶｃ ｃ ＶＴ ｓ （ＶＴ ｓはト
ランジスタ３のしきい値電圧）」に補正する。 （２） 明細書第２８頁第１５行ないし第１６行の「書
込列デコーダ７２、読出列デコーダ７３」を「書込行デ
コーダ７２、読出行デコーダ７３」に補正する。 （３） 図面の第８図を別紙のとおり補正する。 以上
モリの主要部の構成を示すｉ路間、第２図は第１図にお
ける書込ドライバの回路図、第３図は第１図におけるセ
ンスアンプのａ路面、第４図は第１図における続出回路
の回路図、第５図は第１図におけるタイミング発生白餡
を示す図、第６図は第１図のシリアルアクセスメモリの
リフレッシュ動作を説明するためのタイミングチャート
、第７図は第１図のシリアルアクセスメモリの続出動作
を説明するためのタイミングチャート、第８図はこの発
明の他の実施例によるランダムアクセス型半導体記憶装
置の構成を示すブロック図、第９図はシリアルアクセス
メモリの一般的な構成を示すブロック図、第１０図は従
来のシリアルアクセスメモリの主要部の構成を示す図で
ある。 図におい′て、１．２．３はＮチャネルＭＯＳ）ランジ
スタ、４は記憶容量、１０はメモリセル、２０は書込ド
ライバ、３０はセンスアンプ、４０は読出回路、５０は
タイミング発生回路、６１はメモリセルアレイ、６２は
書込行選択リングポインタ、６３は読出行選択リングポ
インタ、６４は書込列選択リングポインタ、６５は読出
列選択リングポインタ、７２は書込列デコーダ、７３は
読出列デコーダ、７４は書込列デコーダ、７５は読出列
デコーダ、ＷＢＩ、ＷＢ２は書込用ビット線対、ＲＢは
読出用ビット線、ＷＷＬは書込用ワード線、ＲＷＬは読
出用ワード線である。 なお、各図中、同一符号は同一または相当部分を示す。 第２０ Ｗヒ 萬３図 り。 第Ｓ図 ぐ八 第６図 第′７図 萬８図 Ｉ Ｄ。 ８ｑ図 手続補正書（自発） １．事件の表示 特願昭６２−２９５５１７ 号２
、発明の名称 半導体記憶装置 ３、補正をする者 代表者志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第８図 ６ｏ 補正の内容 （１） 明細書第２３頁第１８行のｒＶｅｃレベル（−
５Ｖ）ＪをｒＶｃ ｃ ＶＴ ｓ （ＶＴ ｓはト
ランジスタ３のしきい値電圧）」に補正する。 （２） 明細書第２８頁第１５行ないし第１６行の「書
込列デコーダ７２、読出列デコーダ７３」を「書込行デ
コーダ７２、読出行デコーダ７３」に補正する。 （３） 図面の第８図を別紙のとおり補正する。 以上
Claims (9)
- （１）少なくとも１列に配列され、情報を記憶するため
の複数のメモリセル、 前記複数のメモリセルの各列に対応して設けられ、前記
複数のメモリセルに情報を書込むための少なくとも１組
の書込用ビット線対、 前記複数のメモリセルの各列に対応して設けられ、前記
複数のメモリセルに記憶される情報を読出すための少な
くとも１本の読出用ビット線、前記各列の前記各メモリ
セルに対応して設けられた複数の第１の選択線、 前記各列の前記各メモリセルに対応して設けられた複数
の第２の選択線、 前記複数の第１の選択線のいずれかに第１の選択信号を
与える第１の選択手段、および 前記複数の第２の選択線のいずれかに第２の選択信号を
与える第２の選択手段を備え、 前記各メモリセルは、 情報を蓄積するための第１のトランジスタ、前記書込用
ビット線対のいずれか一方と前記第１のトランジスタと
の間に接続され、前記第１の選択線に与えられる前記第
１の選択信号に応答して、前記書込用ビット線対の前記
一方を介して与えられる情報を前記第１のトランジスタ
に転送する第２のトランジスタ、および 前記読出用ビット線と前記第１のトランジスタとの間に
接続され、前記第２の選択線に与えられる前記第２の選
択信号に応答して、前記第１のトランジスタに蓄えられ
た情報を前記読出用ビット線に転送する第３のトランジ
スタを含む半導体記憶装置。 - （２）前記第１のトランジスタは、所定の電位に結合さ
れる一方導通端子と、他方導通端子と、制御端子とを備
え、 前記第２のトランジスタは、前記書込用ビット線対のい
ずれか一方に接続される一方導通端子と、前記第１のト
ランジスタの前記制御端子に接続される他方導通端子と
、前記第１の選択線に接続される制御端子とを備え、 前記第３のトランジスタは、前記読出用ビット線に接続
される一方導通端子と、前記第１のトランジスタの前記
他方導通端子に接続される他方導通端子と、前記第２の
選択線に接続される制御端子とを備える特許請求の範囲
第１項記載の半導体記憶装置。 - （３）前記第１のトランジスタ、前記第２のトランジス
タおよび前記第３のトランジスタはＭＯＳ電界効果トラ
ンジスタである特許請求の範囲第１項または第２項記載
の半導体記憶装置。 - （４）前記第１の選択手段は、前記複数の第１の選択線
に順に前記第１の選択信号を与える第１の順次選択手段
であり、前記第２の選択手段は、前記複数の第２の選択
線に順に前記第２の選択信号を与える第２の順次選択手
段である特許請求の範囲第１項ないし第３項のいずれか
に記載の半導体記憶装置。 - （５）前記第１の順次選択手段および前記第２の順次選
択手段はリングポインタからなる特許請求の範囲第１項
ないし第４項のいずれかに記載の半導体記憶装置。 - （６）前記各書込用ビット線対に接続され、その書込用
ビット線対上の情報を増幅するリフレッシュ用センスア
ンプをさらに備える特許請求の範囲第１項ないし第５項
のいずれかに記載の半導体記憶装置。 - （７）前記各列のメモリセルのうち奇数番目のメモリセ
ルは前記書込用ビット線対の一方に接続され、前記各列
のメモリセルのうち偶数番目のメモリセルは前記書込用
ビット線対の他方に接続される特許請求の範囲第１項な
いし第６項のいずれかに記載の半導体記憶装置。 - （８）前記各書込用ビット線対に接続される書込用ドラ
イバをさらに備える特許請求の範囲第１項ないし第７項
のいずれかに記載の半導体記憶装置。 - （９）前記第１の選択手段は、外部から与えられる第１
のアドレス信号に応答して前記第１の選択線のいずれか
に前記第１の選択信号を与える第１のデコーダであり、
前記第２の選択手段は、外部から与えられる第２のアド
レス信号に応答して前記第２の選択線のいずれかに前記
第２の選択信号を与える第２のデコーダである特許請求
の範囲第１項ないし第３項のいずれかに記載の半導体記
憶装置。
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