JP2002140890A - 半導体装置 - Google Patents

半導体装置

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JP2002140890A
JP2002140890A JP2000337240A JP2000337240A JP2002140890A JP 2002140890 A JP2002140890 A JP 2002140890A JP 2000337240 A JP2000337240 A JP 2000337240A JP 2000337240 A JP2000337240 A JP 2000337240A JP 2002140890 A JP2002140890 A JP 2002140890A
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隆夫 渡部
Hiroyuki Mizuno
弘之 水野
Satoru Akiyama
悟 秋山
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】速度の速く、プロセスコストが安く、外部から
のリフレッシュ動作を不要とし、複数のアクセスがある
場合に使い勝手のよいメモリを実現する。 【解決手段】複数のメモリセルを含み第１クロック信号
CLK1に基づいて動作する第１回路RFPDRAMと、第１回路R
FPDRAMと結合される第２回路Ａと第３回路Ｂと、第１回
路RPDRAMと第２回路Ａ及び第３回路Ｂを結合するための
バスBUSとを具備し、第２回路Ａは、第２クロック信号C
LK2に基づいて第１回路RPDRAMに第１アドレス信号を出
力し、第３回路Ｂは、第３クロック信号CLK3に基づいて
第１回路RPDRAMに第２アドレス信号を出力し、第1回路R
PDRAMは、第4クロック信号CLK4に基づいて複数のメモリ
セルのリフレッシュ動作を行うリフレッシュ制御回路
と、第１クロック信号CLK1に基づいて第１又は第２アド
レス信号を取り込むアドレスバッファとを含み、第１ク
ロック信号CLK1の周波数は、前記第２、第３及び第4ク
ロック信号CLK2〜CLK4の周波数の和以上にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。特に、低コスト、高速、低電力、高集積な半導体記
憶装置（メモリ）および、論理回路と半導体記憶装置を
集積した半導体装置に関する。
【０００２】
【従来の技術】マルチメディア時代と言われる状況のも
と、個人が日常使う機器においても、高速のデータ処
理、低電力化、小型化などのニーズが強くなっている。
このニーズに応える技術として、大容量メモリと論理回
路を混載したLSIに注目が集まっている。メモリと論理
回路を１チップに集積すると、両者をチップ上の微細な
配線を多数用いて結合することが可能となる。したがっ
て、大量のデータを一度に転送できるので高速データ転
送が実現できる。また、個別のチップを接続する場合に
較べて、配線の容量や転送距離が小さいのでデータ転送
にかかわる消費電力も抑えることができる。もちろん、
システムを構成するチップ数も削減できるので、システ
ムの小型化も可能となる。
【０００３】論理回路と混載するメモリには、６つのト
ランジスタを使ったスタティック型メモリセル(以下6T-
SRAMセルまたは、6T-SRAMメモリセルと記す)が一般的に
使われている。しかし、最近、１つのトランジスタと１
つのキャパシタからなるダイナミック型のメモリセル
(以下1T-DRAMセルまたは、1T-SRAMメモリセルと記す)を
用いた例も開発されている。1T-DRAMセルは、6T-SRAMセ
ルに較べてメモリセルの面積が小さいので、同じ占有面
積により多くのメモリを集積できるという利点がある。
しかし、以下のような欠点がある。まず、メモリセルに
用いるキャパシタが３次元構造をしているので、プロセ
ス工程が増え、コストが高くなる。また、キャパシタに
電荷として蓄積されたデータがリーク電流で減少するた
めに所謂リフレッシュ動作が必要である。さらに6T-SRA
Mセルを用いた場合と比較して特にロウアドレスの切り
替えを伴う場合のアクセス速度が遅く、サイクル時間も
大きい。これは、1T-DRAMセルは、読み出し書きこみ時
に記憶内容が破壊されるため、所謂再書込み動作が必要
になることが主たる要因である。1T-DRAMセルを用いた
メモリの構成と動作については良く知られているので詳
細は省略するが、例えば伊藤清男著、「超LSIメモ
リ」、培風館に記載されている。
【０００４】上記のような1T-DRAMセルの欠点をある程
度補うものとして、公開特許公報、特開平10-134565
に、３トランジスタ型のダイナミック型のメモリセル
(以下3Tメモリセル、または3T-DRAMセル)を用いた半導
体記憶装置が記載されている。この3T-DRAMセルは、1T-
DRAMよりもメモリセルの占有面積が、6T-SRAMに比べる
と小さい。また、トランジスタのみで構成されているた
めに、３次元構造をもつキャパシタを形成する工程が不
要である。このために、6T-SRAMセルを用いた場合と同
等にトランジスタのプロセス工程で実現できる。さら
に、本公報には、ワード線を分割して各ワード線に論理
ゲートを設けることにより、読み出し、書きこみともに
非破壊動作を可能とし、サイクル時間を小さくする手法
が記載されている。これにより1T-DRAMセルを用いた場
合に較べて高速のメモリを実現できる可能性がある。
【０００５】
【発明が解決しようとする課題】しかしながら、単に非
破壊動作を可能にしただけでは、6T-SRAM並のサイクル
速度を実現するのは困難である。また、3T-DRAMセルで
は、トランジスタのゲート容量に電荷を蓄積するため
に、リフレッシュ動作が必要であるが、この点でも6T-S
RAMに較べて使いにくいという欠点が残る。3T-DRAMセル
では、メモリセル面積を小さく保つために微細なトラン
ジスタを用いる必要があるが、その結果、立体キャパシ
タを用いた1T-DRAMセル並の蓄積容量を大きく取ること
ができなくなる。したがって、1T-DRAMセルに較べてリ
フレッシュをかなり頻繁に行う必要が生じるおそれがあ
り、リフレッシュ以外の3T-DRAMセルへのアクセス（外
部アクセス）とリフレッシュのための内部アクセスの間
に競合が発生する確率が増大する。また、メモリと論理
回路を一つのチップに混載した場合に、一つのメモリを
アクセスする回路は複数になることが多い。代表的な例
としては、グラフィックス処理などでは、画面情報を記
憶するフレームメモリは、画素情報を生成して描画する
回路からの書きこみ、読み出し動作と、メモリ内容を画
面に表示する回路からの読み出し動作の２つのアクセス
を受ける必要がある。このように複数のアクセスについ
て、リフレッシュ特性の比較的悪いメモリを使いこなす
ことは大変煩雑になる。
【０００６】以上のように、従来から1T-DRAM, 3T-DRA
M, 6T-DRAMセルを用いたメモリが知られているが、1T-D
RAMは、速度が遅く、プロセスコストが高く、リフレッ
シュが必要であり、3T-DRAMは、リフレッシュ特性がさ
らに悪く、6T-DRAMセルは、面積が大きいといった課題
が残っていた。また、1T-DRAM,や3T-DRAMのようにリフ
レッシュが必要なセルでは、複数のアクセスについてリ
フレッシュとの競合を少なくして使いこなすことは困難
であった。このような状況のもと、本発明の第一の目的
は、速度の速いメモリを実現することである。また、第
二の目的は、プロセスコストが安いメモリを実現するこ
とである。そして、第三の目的は、外部からのリフレッ
シュ動作を不要とするメモリを実現することである。さ
らに第四の目的は、6T-SRAMセルを用いたメモリよりも
面積の小さいメモリを実現することで、第五の目的は、
複数のアクセスがある場合に使い勝手のよいメモリを実
現することである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明では以下のような手段を用いる。
【０００８】すなわち、速度の速いメモリを実現するた
めに、書き込み、読み出し動作を共に非破壊動作とした
上で、パイプライン化する。上記従来例のように書き込
み、読み出し共に非破壊動作とするだけで、ある程度サ
イクル時間の短いメモリが実現できる可能性があるが、
さらに読み出し、書きこみ動作をそれぞれパイプライン
化することにより、本来のサイクル時間よりもさらに短
いサイクル時間で、外部からのアクセスを受けることが
できる。パイプラインにするための具体的な手段は、ア
ドレスやコマンドのラッチ回路とデータのラッチ回路を
設けて、メモリの内部動作をパイプライン化することに
よる。また、プロセスコストが安いメモリを実現する手
段としては、3T-DRAMセルのように、トランジスタのみ
で構成されるメモリセルを利用するか、あるいは、プレ
ーナ型など単純な構造のキャパシタを利用した1T-SRAM
セルを利用する。外部からのリフレッシュ動作を不要と
する手段としては、外部から受けるクロックの周波数よ
り早い周波数でメモリを動作させて、外部からのアクセ
スを受けないときにリフレッシュ動作と行うことであ
る。さらに6T-SRAMセルを用いたメモリよりも面積の小
さいメモリを実現する手段としては、1T-DRAMもしく
は、3T-DRAMセルなどの素子数の少ないメモリセルを用
いることである。また、複数のアクセスがある場合に使
い勝手のよいメモリを実現する手段としては、メモリの
動作周波数を、外部からのアクセスの合計周波数とリフ
レッシュのための内部アクセス動作の周波数の合計より
も大きくすることにより、外部からの全てのアクセスと
リフレッシュ動作に必要なアクセスとを互いに衝突する
ことなく実行できる。すなわち、メモリをアクセスする
全ての回路からみて、リフレッシュを隠蔽できる。この
ため、使い勝手のよいメモリが実現できる。
【０００９】
【発明の実施の形態】以下本発明の実施例を図面を用い
て詳細に説明する。以下では、上記の５つの目的を全て
同時に実現するための実施例を説明するが、必要に応じ
て目的の一部を実現する手段だけを用いてもよい。例え
ば、以下では3T-DRAMセルを非破壊動作にしてさらにパ
イプライン動作をさせているが、プロセスコストの低減
や高速性に対する要求は強くないが、必要なメモリ容量
が大きい場合などでは、３次元構造のキャパシタを持つ
1T-DRAMセルを通常の破壊読出し動作で使った上で、リ
フレッシュを隠蔽する手段だけを適用してもよい。ある
いは、プロセスコストと高集積性を両立した上で、複数
の回路から見たリフレッシュを隠蔽する場合には、プレ
ーナ型の1T-DRAMセルを用いることもできる。その他、
必要な性能によって、上記の手段の一部あるいは全部を
選択して構成することにより、さまざまな構成が実現で
きる。
【００１０】なお、実施例の各ブロックを構成する回路
素子は、特に制限されないが、公知のCMOS（相補型MOS
トランジスタ）等の集積回路技術によって、単結晶シリ
コンのような１個の半導体基板上に形成される。MOSFET
(Metal Oxide SemiconductorField Effect Transistor)
の回路記号はゲートに丸印をつけないものはN形MOSFET
(NMOS)を表し、ゲートに丸印をつけたP形MOSFET(PMOS）
と区別される。以下MOSFETを呼ぶために簡略化してMOS
あるいはMOSトランジスタと呼ぶことにする。但し、本
願においてMOSFETとは、金属ゲートと半導体層の間に設
けられた酸化膜絶縁膜を含む電界効果トランジスタだけ
に限定される訳ではなくMISFET(Metal Insulator Semic
onductor Field Effect Transistor)等の一般的なＦＥ
Ｔも含むこととする。
【００１１】なお、本来はラッチ回路とフリップフロッ
プ回路あるいはレジスタ回路は、厳密には意味が異なる
が、ここでは特に限定しないかぎりそれらを含めたもの
としてラッチ回路と記す。
【００１２】図1から図４を用いて本発明の代表的な実
施例を説明する。図１は、3T-DRAMセルを用いて構成し
た、非破壊動作のパイプラインダイナミックメモリPDRA
Mの実施例である。図２は、図１に用いるメモリセルの
実施例であり、図３は、図１のメモリにおいてリフレッ
シュを隠蔽するための制御回路の実施例、図４は、図３
のタイミングチャートを示したもので、２つの回路から
のメモリアクセスについてリフレッシュを隠蔽する動作
を示した実施例である。まず、図１と図２から説明す
る。図１のMC3が3Tメモリセルであり、図２に示したよ
うに、MC3は、NMOSトランジスタM3-1, M3-2, M3-3と読
み出し用ワード線RWLm、書きこみ用ワード線WWLmn、読
み出し用ビット線RBLj、書きこみ用ビット線WBLi、電源
端子VPL3からから構成されている。情報は、M3-2のゲー
ト端子に電荷として蓄えられる。読み出し時には、読み
出しワード線RWLmに高電位を印加する。これにより、NM
OSトランジスタM3-1がオンして、NMOSトランジスタM3-2
のゲート電位に応じた電流が読み出し用ビット線RBLjに
流れる。書きこみ時には、書きこみ用ワード線WWLmnに
高電位を印加してNMOSトランジスタM3-3をオンさせて、
書きこみ用ビット線WBLiから、NMOSトランジスタM3-2の
ゲート電位に直接電圧を印加する。上記の読み出し動作
については、情報を蓄積するMOSトランジスタM3-2のゲ
ートとビット線が電気的に導通しないために記憶情報が
破壊されることがない。このため、再書込み動作の必要
がなく高速のサイクル時間を実現できる。一方、書き込
み時には、MOSトランジスタM3-2のゲートと書きこみ用
ビット線WBLiとが、MOSトランジスタM3-3を通じて電気
的に導通する。このために、このタイプのメモリセルを
アレイ上に組んで、ワード線を複数のメモリセルで共用
した場合には、注意が必要である。すなわち、同時に選
択されるメモリセルの一部に選択的に書きこみを行おう
とすると非選択のメモリセルの情報が破壊される。この
ため、書きこみ時の再書込み動作が必要になってしま
う。この事情は、上記の公開特許公報、特開平10-13456
5に、詳しく記載されている。本公報には、ワード線を
分割して各ワード線に論理ゲートを設けることにより、
読み出し、書きこみともに非破壊動作を可能とする例が
記載されている。本発明においても、パイプラインのサ
イクル時間を小さくするために、読み出し、書きこみと
もに非破壊動作にする必要がある。非破壊にする手段と
しては、上記の公知例と同様な方法でももちろん可能で
あるが、図１の実施例では、より高集積化に適した別の
方法を採用している。図１においては、ｋ組の書きこ
み、読み出し用ビット線と、ｍ組の書きこみ、読み出し
用ワード線を用いてメモリアレイが構成されているが、
書きこみ用のワード線は、４つおきにメモリセルに接続
されている。詳細動作は後述するが、書きこみ時には、
このうちの一本のワード線が選択されて、選択されたワ
ード線に接続されているメモリセルには、入力端子DI1
からDInから同時に情報が書きこまれる。したがって、
書きこみ時の非破壊動作が実現できる。なお、読み出し
はもともと非破壊なので、ワード線を分けていない。一
般に、3T-DRAMセルは、その上を、複数の配線を通すこ
とが可能な寸法になるので、上記複数のワード線を設け
ることによる面積の増大はほとんど問題にならない。む
しろ、Ｘセレクタ回路XSELをまとめて配置できるため占
有面積を小さくすることができる。続いて、図１の動作
の詳細に説明する。図１において、枠の外に示した記号
は信号名、小さな四角で示したのは信号端子である。CL
Kはクロック、ADDはアドレス信号、CSはチップセレクト
信号、WEはライトイネーブル信号である。DI1からDInま
では入力データ、DO1からDOnまでは出力データである。
CSやWEの意味は通常のメモリと同じである。信号電位の
高低とこれらの信号の有効無効の対応はいろいろな決め
方があるが、ここでは、CSが、高電位になるとメモリPD
RAMはアクセスを受け付け、CSが高電位の状態で、WEが
高電位になると書きこみ動作、低電位になると読み出し
動作を受け付けると定義する。図１で、CRLは制御回路
であり、CSやWEなどの制御信号を受けてアドレスデコー
ダやラッチ回路などの内部回路を制御する。図面が難雑
になるので、制御回路から各内部回路に分配される制御
信号は、一部を除いて省略してある。X-ADRL、Y-ADRL、
RDATAL、WDATAL、CMDLは、ラッチ回路であり、それぞ
れ、Xアドレス、Ｙアドレス、読み出しデータ、書きこ
みデータ、制御信号をラッチするためのものである。こ
れらを使って、本メモリは、パイプライン動作が可能と
なる。
【００１３】読み出し動作時には、一旦、アドレスラッ
チX-ADRL、Y-ADRLにＸアドレスとＹアドレスが、コマン
ドラッチに読み出し動作に対応したコマンドがラッチさ
れ、ＸデコーダとYデコーダに入力される。Ｘデコーダ
の出力に従い、読み出しワード線RWL1からRWLnのうちの
一本が選択され、読み出しビット線RBL１からRBLkに信
号が読み出され、Ｙデコーダからの出力に応じてリード
データセレクタRSELで選択されて、リードアンプRAMPに
入力される。リードアンプRAMPの出力は、次のクロック
で、リードデータラッチRDATALに入力され、データ出力
DO1からDOnとして出力される。
【００１４】書き込み時にも、一旦、アドレスラッチX-
ADRL、Y-ADRLにＸアドレスとＹアドレスが、コマンドラ
ッチに書きこみ動作に対応したコマンドがラッチされ、
ＸデコーダとYデコーダに入力される。ここまでは、読
み出し動作と同様であるが、前記したようにワード線が
４本ずつの組になっているので、ワード線の選択動作が
異なる。まず、Ｘデコーダの出力に従い、Ｘセレクタ回
路XSELのうちの一つが選択される。つづいて、XSELに入
力されるＹデコーダの出力に応じてXSELにつながる４本
の書きこみ用ワード線のうちの一本が選択される。この
結果、選択されたメモリセルが活性化される。一方、入
力データDI1〜DInは、ライトデータラッチRDATALでラッ
チされ、ライトデータセレクタWSELに入力される。ライ
トデータセレクタWSELは、ＹデコーダY-DECから入力さ
れるデコード信号に応じて、メモリセルの書きこみ用ビ
ット線を選択する。もちろん、このとき選択される書き
込み用ビット線は、書き込み用ワード線によって選択さ
れたメモリセルに接続されているビット線である。この
結果、入力されたn本のデータDI1〜DInは、それぞれラ
イトアンプWAMPによって増幅され、書きこみ用ビット線
を介して選択されたn個のメモリセルに記憶情報として
書き込まれる。こうして、選択されたメモリセル全てに
書きこみが行われるために、非破壊動作が可能となる。
したがって、再書込み動作が不要となり、高速動作が実
現できる。
【００１５】本実施例では、パイプライン動作をしてい
るため、外部から見たサイクル時間は、パイプラインの
ピッチとなり、単に非破壊動作にした従来に較べてさら
に高速化ができる。なお、よく知られているように、通
常の設計では、図２のような3T-DRAMメモリセルでは、
蓄積電荷の極性に対して信号が反転して読み出される。
この場合には、図１のPDRAMにおいて、読み出しアンプ
か書き込みアンプのどちらかに反転機能を持たせて、デ
ータの極性の整合がとれるようすればよいのはもちろん
である。また、本実施例では、書き込み用ワード線を４
本づつ一組としたが、本発明は、これに限定されること
はない。メモリアレイの構成、必要な入出力線の数によ
って、２本づつの組、あるいは８本づつの組などいろい
ろな変形が可能である。このことは、後述する実施例に
ついても同様である。
【００１６】続いて、図３，４を用いて、２つの回路か
らのアクセスに対してリフレッシュを隠蔽する方法を説
明する。図３は、リフレッシュを隠蔽したリフレッシュ
フリーパイプラインダイナミックメモリRFPDRAMの実施
例である。図中のPDRAMは、図１のパイプランダイナミ
ックメモリであり、その他の回路は、リフレッシュを隠
蔽するための周辺回路である。図において、EADD, EDI
は、それぞれ外部から入力されるアドレス、データ入力
であり、EDOは、外部に出力されるデータである。これ
らは、複数のビットで構成されるが、図が煩雑になるの
でまとめて太い一本の線で表示してある。EWE, ECSは、
外部から入力されるライトイネーブル信号とチップセレ
クト信号、CLK1, CLK2はクロック信号である。CLK1はCL
K2より早い周波数を持つ。ここでは、CLK1とCLK2の2つ
を外部から入力されるとして説明するが、外部からの制
御を簡単にする必要がある場合には、どちらか一方のク
ロックを受け取って、内部でもう一方のクロックを発生
させてもいいことはもちろんである。図３において、リ
フレッシュのための制御信号は、リフレッシュシーケン
サREFSEQから出力される。3T-DRAMセルでは、ビット線
が、リード用とライト用と２つに分かれているために、
リフレッシュ動作は、該当するメモリセルからのデータ
を読み出し、一旦ラッチ回路に保持して、そのデータを
同じメモリセルへ書き込むという方法で行われる。リフ
レッシュ動作の間は、リフレッシュシーケンサからの出
力信号であるリフレッシュ用チップセレクト信号RFCS信
号が高電位になる。リフレッシュ用チップセレクト信号
は、OR回路を通じてパイプラインダイナミックメモリPD
RAMに入力されているので、もしもPDRAMが待機状態でア
クセスを受け付けない状態にあったとしても、リフレッ
シュのためのアクセスを受け付ける状態になる。また、
リフレッシュに伴うアクセスに同期して、リフレッシュ
入力信号RFINが、高電位になると図に示したアドレスセ
レクタ、データセレクタ、ライトイネーブルセレクタな
どのセレクタが切り替わり、アドレス、データ、ライト
イネーブルなどの信号が、外部からではなく、リフレッ
シュシーケンサからPDRAMに入力されるようになる。先
に記したように、リフレッシュの第一ステップは読み出
し動作なので、まず、リフレッシュ用ライトイネーブル
信号RFWEが低電位となる。同時に、リフレッシュアドレ
スジェネレータRFADDGからリフレッシュを行うメモリセ
ルのアドレスが出力され、アドレスセレクタASELを通じ
てPDRAMに入力される。こうして、PDRAMの該当するメモ
リセルからのデータが読み出されると、出力端子DOから
リフレッシュデータラッチに伝達されて、ラッチされ
る。一方、リフレッシュに伴う書き込み動作では、リフ
レッシュ用ライトイネーブル信号RFWEが高電位になり、
リフレッシュデータラッチに蓄積されたデータが、今度
はデータ入力端子DIを通じてPDRAMの同じメモリセルに
再び書き込まれる。図１の構成からわかるように、一度
にリフレッシュされるメモリセルの数は、書き込み用ワ
ード線上のメモリセルの数に等しい。
【００１７】本実施例では、上記のリフレッシュと複数
の外部回路からのアクセスが競合しないようにすること
によって、外部からみたリフレッシュ動作を完全に隠蔽
することができる。図４を用いて、２つの外部回路AとB
からのアクセスがある場合のタイミングチャートの実施
例を説明する。図中の波形で左下がりの斜線の部分は、
信号の無効領域を示し、太い右下がりの太い斜線の部分
は、リフレッシュに関係する信号を示している。図中の
信号は、これまで説明した図にあるものと対応している
が、ここでもう一度説明しておく。CLK1,2はクロック信
号である。ここでは、簡単のため、CLK1の周波数はCLK2
の倍の周波数として説明するが、CLK１の周波数がCLK2
の周波数より大きければよい。更に、CLK1の周波数をf
1、CLK2の周波数をf2とした場合にf2=f1/n（但し、n＝
2,3,・・・）、特にf2＝f1/2m（但し、m=1,2,・・・）であれ
ば容易にタイミングチャートを構成できる。EADDは、外
部からのアドレス信号である。EADDの欄に書いてある、
Ra1-A、Wa2-Bなどの記号のうち、先頭のRa,Waは読み出
し用アドレス、書き込みアドレスを意味し、次の数字
は、何番目のアクセスかを示し、最後のA, Bは、アクセ
スを行う外部回路の区別を示している。たとえば、Wa2-
Bは、ライト用のアドレスであり、外部回路Bからの2回
目のアクセスに対応することを示す。EDOは、外部回路
に伝達される出力データである。この欄の記号の意味も
上記と同様であるが、先頭２つのアルファベットRdは、
読み出しデータであることを示している。EDIは、外部
回路から入力されるデータであり、この欄の記号の先頭
２つのアルファベットWdは、書き込み用のデータである
ことを示している。次の段のADDは、PDRAMに入力される
アドレスであり、-A, -Bのついた外部回路A,Bからのも
のであることを示し、Ra0, Wa0と表記されたものは、リ
フレッシュアドレスジェネレータからのものを示してい
る。次の段とその次の段のDO, DIは、PDRAMからの出力
データとPDRAMへの入力データである。これらも、-A, -
Bのついた外部回路A,Bからのものと、Ra0, Wa0と表記さ
れたリフレッシュアドレスジェネレータからのものを区
別して示してある。最後の２段の信号P1, RFINは、それ
ぞれ図３に示したリフレッシュシーケンサの内部信号と
リフレッシュ入力信号である。図のたての点線は、クロ
ック１の立ち上がりエッジのタイミングを示しており、
点線の一番うえに#をつけて示した数字が何番目のサイ
クルかを示している。本図においては、PDRAMは、高速
のクロックCLK1に同期してパイプライン動作し、アドレ
スからデータまでのレイテンシは、読み出し時に２、書
き込み時に０とした。３段目に示した外部からのアドレ
ス入力EADDを見るとわかるように、外部回路Ａからのア
クセスは、#1, #3など奇数番目のサイクルに行う。外部
回路Ｂは、偶数番目のサイクルのうち４つおきの#2, #
6, #10といったタイミングにアクセスを行う。すなわ
ち、クロック１の立ち上がりエッジのタイミングの1/2
を外部回路Ａのアクセスに、1/4を外部回路Bのアクセス
に配分する。さらにADD（PDRAMに与えられるアドレス信
号）を見るとわかるように、偶数番目のサイクルのう
ち、#4, #8などのタイミングにおいてリフレッシュ用の
アクセスを受け付ける。このように本実施例では、PDRA
Mがアクセスを受け付けることのできるタイミングのう
ち、1/2を外部回路Aに、1/4を外部回路Bに、残りの1/4
をリフレッシュに配分している。これにより、回路Ａと
Ｂそれぞれにおいてリフレッシュが隠蔽された完全なパ
イプラインメモリとして、一定のクロック周期でPDRAM
へのアクセスをすることが可能となる。例えばCLK1の周
波数を100MHzとすると、回路Ａからのアクセスは50MHz,
回路Bからのアクセスは25MHzごとに受け付けることが
可能となる。なお、リフレッシュは、25MHzのサイクル
を２回（読み出しと書き込み）使うので、毎回行うと1
2.5MHz相当で行うことができる。もちろん、必要なとき
にのみおこなえばよいので、リフレッシュに使えるタイ
ミングうち、必要に応じてリフレッシュを実行すればよ
いことはもちろんである。3T-DRAMセルのリフレッシュ
特性と搭載される半導体装置の使用条件（温度など）に
応じてリフレッシュに対する配分を変えたり、あるい
は、回路毎の配分を変える、または、３つやそれ以上の
外部回路との間で配分するなどいろいろな変形が可能な
ことはもちろんである。このとき配分の比は、CLK1の周
波数をf1、CLK2の周波数をf2、CLK3の周波数をf3、リフ
レッシュ周期の周波数をf4とした場合に、 f1≧f2+f3+f
4を満たせばよく、f2からf4を２のべき乗（f1/2m)にし
なくてもよいが、２のべき乗（f1/2m)にするとクロック
間の同期が取りやすいので、より安定した動作が容易に
実現できる。
【００１８】なお、図４の6番目のサイクル#6におい
て、リフレッシュのための読み出しに伴うデータ出力と
外部回路Ｂからの書き込みアクセスが同時に処理されて
いるが、図１の構成からわかるように読み出しと書き込
みの経路が分かれているので、データの衝突がおきるこ
とはない。もしも、外部回路Ｂのアクセスが読み出しで
あってもデータの出力は2サイクル遅れるために問題は
ない。ただし、リフレッシュのための読み出しに伴うデ
ータ出力のサイクルでは、リフレッシュ入力信号RFINは
低電位にして、図３のセレクタを切り替えて外部からの
アドレスやライトイネーブル信号などがPDRAMに入力さ
れるようにする必要がある。そのために、図４の最下段
に示したようにRFIN信号は、サイクル#4と#8のみで高電
位になっている。以上のように、本実施例によれば、SR
AMよりも高集積な3T-DRAMセルを用いて、複数の外部回
路それぞれで、リフレッシュが完全に隠蔽されたパイプ
ラインメモリアクセスを実現することができる。このよ
うに、図１から４までの実施例に示した手段によれば、
先に記した本発明の５つの目的をすべて実現できる。前
記したように、必要に応じて一部の手段のみを選択的に
用いてもよいが、組み合わせたことによって初めて生ず
る効果もある。たとえば、図１では、非破壊かつパイプ
ラインにしたため、非常に高速のサイクルでメモリ動作
が実現できる。したがって、メモリセルのリテンション
時間内にすべてのメモリセルのリフレッシュを終了する
ことが容易となる。
【００１９】図５は、リフレッシュを隠蔽したリフレッ
シュフリーパイプラインダイナミックメモリRFPDRAMを
含んで構成した半導体チップの一例を示す実施例であ
る。CLKGはクロックジェネレータであり、外部クロック
CLKを受けてチップ内部で使用するクロックCLK1からCLK
3を発生する。なお、上記のCLK1からCLK3の全てをチッ
プ外部から入力するようにしても良いが、CLK1からCLK
3、あるいは、下記のCLK４と同じクロックをひとつだけ
チップ外部からもらって、残りをチップ内部で発生させ
る方がチップのピン数も少なくて良いし、使い勝手の点
でも望ましい。本実施例では、図に示したようにCLK1か
ら3の周波数の比は、4:2:1で、CLK3の立ち上がりエッジ
は、CLK２の立下りエッジと一致している。論理回路Aと
Bは、それぞれ、CLK2とCLK3の立ち上がりエッジを基準
に、リフレッシュフリーパイプラインダイナミックメモ
リRFPDRAMにアクセスを行う。RFPDRAMは、論理回路AとB
ならびにチップ外部からのアクセスの３つのアクセスを
受け付ける。BUSCTLは、バスを通じて行われる信号のや
り取りとチップ外部とのデータの授受、ならびにチップ
外部からRFPDRAMへのアクセスを制御するバスコントロ
ーラである。これまでの実施例では、RFPDRAMは２つの
クロックを受け取っている例を示したが、本実施例で
は、最も高速のCLK1のみを受け取って内部で必要なクロ
ックや信号を発生することを仮定した。また、バスコン
トローラBUSCLTについても最も高速のCLK1のみを受け取
って内部で必要なクロックや信号を発生することを仮定
した。図の下側に、本実施例における主なクロックのタ
イミングとそれに同期した本実施例におけるアクセスの
種類を示した。A, B, Outは、それぞれ、回路Ａ、Ｂ、
およびチップ外部からアクセスを示している。また、リ
フレッシュは、RR（リフレッシュに伴う読み出し動
作）、RW（リフレッシュに伴う書き込み動作）として示
した。外部からのアクセスはクロックCLK4の立ち上がり
エッジに同期して行われる。ここでは、CLK4はバスコン
トローラ内部でCLK1から発生して、入出力回路で利用す
ることを仮定した。このため、クロックジェネレータの
出力には示していないが、クロックジェネレータで発生
して、チップ内部で伝達してもよいことはもちろんであ
る。また、場合によっては、チップ外部回路にとって、
入出力のタイミング生成が困難な場合は、CLK4をチップ
外部に出力して、外部で利用できるようにしてもよい。
RFINは、これまでの実施例で説明したリフレッシュ入力
信号であり、RRもしくはRWのいずれかが、これに同期し
て行われる。RFINは、CLK4の立下りに相当するタイミン
グで、発生する。
【００２０】図からわかるように、RFPDRAMの動作周波
数であるクロックCLK1の周波数を１とすると論理回路Ａ
は1/2、Ｂは1/4、外部からのアクセスとリフレッシュは
それぞれ、1/8の周波数で行われており、互いに競合す
ることはない。このように本実施例によれば、複数の回
路と外部からのアクセスについてリフレッシュを隠蔽し
た半導体チップを設計することが可能となる。具体的な
応用例としては、グラフィックスチップを挙げることが
できる。この場合、RFPDRAMは画面の画素データを保持
するフレームメモリの機能とテクスチャマッピング用の
パターンを保持するメモリの役割を兼用したものとして
使うことができる。論理回路Ａをグラフィックスデータ
を描画する描画回路、論理回路Ｂをテクスチャマッピン
グパターンを描画する回路とすると、論理回路ＡとＢ
は、RFPDRAMに対してデータを読み出し、演算して、書
き込みする動作を繰り返しながら描画処理を行う。さら
に、描画と同時に1秒間に30回から60回程度の頻度でフ
レームデータを外部に読み出して画面の表示を行うこと
が必要となる。一般に表示に比べて、描画データに必要
なメモリデータ転送速度は高いので、本実施例のように
異なる周波数のアクセスを配分できることが便利であ
る。また、本実施例によれば、それぞれにおいてリフレ
ッシュが隠蔽されているために論理回路にリフレッシュ
制御回路を付加する必要もなく、より簡単にチップを構
成することが可能となる。ここでは、簡単のために、CL
K1の周波数をf1、CLK2の周波数をf2、CLK3の周波数をf
3、CLK4の周波数をf4とした際に、それぞれf2=f1/2、f3
=f1/4、f4=f1/8としたが、一般にはf1が、f2、f3、及び
f4の和以上である関係、即ちf1≧f2+f3+f4を満たせば良
い。
【００２１】図６は、3T-DRAMメモリセルを用いて構成
したパイプラインダイナミックメモリの第2の実施例で
ある。この実施例は、リフレッシュ時に選択されるメモ
リセルの数を増やすことによって、リフレッシュサイク
ル（PDRAM全体のメモリセルをリフレッシュするために
必要なアクセス回数）を減少させるためのものである。
3T-DRAMメモリセルは、1T-DRAMメモリセルに比べて、よ
り小さいキャパシタ容量でも十分な読み出し信号を得や
すいという利点がある（1T-DRAMメモリセルでは、メモ
リセル容量とビット線容量との間の電荷の分配のみで読
み出し信号量が決まるが、3T-DRAMメモリセルでは、ト
ランジスタでビット線を駆動するため、トランジスタの
ゲインの分だけ有利となる）。しかし、（１）トランジ
スタのゲート容量が比較的少ないこと、（２）メモリセ
ルトランジスタを介したさまざまなリーク電流があるこ
と、等からメモリセルのリテンション特性を良くするこ
とが、困難な場合がある。もちろん、トランジスタとは
別にキャパシタを設けたり、トランジスタのサイズを大
きくすることで蓄積電荷を増大させることは可能である
が、プロセス工程やメモリセル面積の増大を招くため、
コストの上昇につながる恐れがある。リテンション特性
が悪いと、極端な場合は、PDRAMの最低動作周波数に制
限が生じる可能性がある。このような場合には、リフレ
ッシュサイクルを小さくできる図６の構成が望ましい。
【００２２】図１の実施例では、リフレッシュ動作を行
う際には、データを一旦PDRAMの外に読み出して、再び
書き込んでいた。PDRAMの外部にデータを読み出す場合
には、アンプの数と入出力端子の数から、一回にリフレ
ッシュできるメモリセルの数が制限されてしまう。そこ
で、図６では、リフレッシュに伴う読み出し、書き込み
動作をメモリアレイ内部で行う。これにより、読み出し
時に活性化されるk個のメモリセルを同時にリフレッシ
ュすることが可能となり、図１の構成に比べて1/4（図
１では、n = k/4）のリフレッシュサイクルを実現する
ことができる。図１との主な違いは、各ビット線ごとに
リフレッシュ回路が設けられていることと、Ｘセレクタ
回路XSELの代わりに、Ｘマルチセレクタ回路XMSEL が設
けられていること、また、PDRAM自体にリフレッシュ入
力信号端子があり、リフレッシュ入力信号により、Ｘマ
ルチセレクタ回路XMSELを制御している点である。リフ
レッシュ動作について次に説明する（通常の読み出し、
書き込み動作（非破壊動作）は、図１の実施例と同様な
ので説明を省略する）。まず、リフレッシュに伴う読み
出し動作では、リード用ワード線が一本選択される。こ
こでは、RWL1が選択されたと仮定する。この結果、選択
されたRWL1に接続されたk個のメモリセルから読み出さ
れたデータは、リード用ビット線を通じて、各ヒット線
に設けられたリフレッシュ回路RFCKの内部にラッチされ
る。その後、リフレッシュのための書き込み動作時に
は、一組４本の書き込み用ワード線（今の場合WWL11-1
4）が同時に選択され、リフレッシュ回路RFCKから直
接、書き込み用ビット線を通じてもとのk個のメモリセ
ルに同時に書き込みが行われる。このように、本実施例
では、リフレッシュに伴う書き込み動作時には、一組の
書き込みワード線を同時に選択する。もちろん、通常の
書き込み動作では、図１と同様に一本の書き込み用ワー
ド線のみを立ち上げる。以上のように、本実施例では、
通常の書き込み動作にくらべて、リフレッシュ時に選択
されるメモリセルの数を増加させることが可能となり、
リフレッシュサイクルを減少することができる。
【００２３】このようなワード選択の動作を実現するた
めの回路の実施例を図７に示す。図７では、図６のPDRA
Mの読み出し用ワード線の数が256本、書き込み用ワード
線は、4本毎の組が256組あると仮定した。なお、図で
は、回路の論理関係をわかりやすく示すために、３入力
のAND回路やOR回路を用いているが、入力数の少ない論
理回路や、通常用いられるNORやNAND,インバータ回路な
どの組み合わせで実現できることはもちろんである。図
７において、信号φWEはライトイネーブル信号から生成
される信号で、書き込み時に高電位になる。また、リフ
レッシュ入力信号RFINはリフレッシュに伴う読み出し、
書き込み動作時に高電位となる。通常の読み出し、なら
びにリフレッシュに伴う読み出し時には、Ｘデコーダに
よってX1からX256のうち一本が高電位、φWEが低電位と
なるためにＸマルチセレクタXMSEL内部のAND5ゲートに
よって、読み出しワード線のみが一本選択される。一
方、リフレッシュ動作に伴う書き込み動作時には、φWE
が高電位となり、Ｙデコーダの出力が一本高電位になる
ことによってAND1からAND4のゲートの出力のうち一本の
みが高電位となる。しかし、AND6のゲートに入力されて
いるRFIN信号とφWEが高電位のため、AND6の出力が高電
位となり、OR1からOR4のゲートの出力、すなわち、4本
一組の書き込み用ワード線がすべて高電位になる。通常
の書き込み動作の場合は、RFINが低電位のため、4本一
組の書き込み用ワード線の中から一本だけが高電位とな
る。
【００２４】図８は、図６の実施例において、各ビット
線毎に設けられたリフレッシュ回路RFCKの構成を示した
実施例である。この図でも、回路の論理関係をわかりや
すく示すために、簡単な論理記号とスイッチで表現して
いるが、通常用いられる基本ゲートの組み合わせで実際
の回路を構成することが可能なことはもちろんである。
本回路の動作を以下に説明する。まず、リフレッシュに
伴う読み出し動作では、信号RFINが高電位、φWEが低電
位となるため、ゲートANDRの出力が高電位となり、スイ
ッチRF-SW1を通じて、読み出し用ビット線RBLxからリフ
レッシュ用リードデータアンプRF-AMPRに読み出し信号
が伝達され、キャパシタRF-Cに保持される。ここで、こ
のキャパシタは、次段のアンプの入力容量で代用しても
良いが、リークが問題となるようなら、別に容量素子を
設けてもよい。この部分は、本格的なラッチ回路を用い
てもよいが、各ビット線の間にRFCK回路をレイアウトす
るためには、本実施例のような簡単な構成の方が占有面
積が小さく有利である。つづいて、リフレッシュのため
の書き込み動作時には、信号RFINは同じく高電位である
が、φWEが高電位となるため、ゲートANDWの出力が高電
位となり、リフレッシュ用ライトアンプRF-AMPWの出力
が、スイッチRF-SW2を通じて書き込み用ビット線WBLxか
らメモリセルに書き戻される。ここで、図２の3T-DRAM
メモリセルでは、通常の設計では、信号が反転して読み
出される。その場合、上記のRF-AMPR、もしくはRF-AMPW
のどちらか一方に信号反転機能を持たせて情報を反転さ
せる必要がある。本図では、RF-AMPWに信号反転機能を
持つインバータを利用した例を示した。言うまでもない
が、メモリセルの設計によって、読み出しで情報が反転
しない場合には、上記のようにRFCK回路の内部で情報の
反転をする必要は無い。以上説明した図７のリフレッシ
ュ回路RFCKによれば、本格的なラッチ回路を使わずに情
報を保持するため、占有面積を小さくすることが可能で
ある。このため、各ビット線毎にこの回路を設けた場合
の面積の増大を小さく抑えることが可能となる。
【００２５】図９は、図６のPDRAMにおいてリフレッシ
ュを隠蔽するための制御回路の実施例を示したものであ
る。図６と図３の実施例との主な相違点は、リフレッシ
ュに伴うデータのラッチがPDRAMの内部のリフレッシュ
回路RFCKで行われるために、PDRAM外部のデータのラッ
チ機能が省略されていることである。また、PDRAMの内
部でリフレッシュ入力信号RFINを利用しているためにPD
RAMにRFIN信号が入力されている点も異なる。その他の
基本的な動作は、図３および図４で説明したものと同様
なので省略する。本実施例においても図５のような動作
が可能なことはもちろんである。
【００２６】以上述べてきた図６から９の実施例によれ
ば、3T-DRAMセルを用いたメモリにおいて、複数の外部
回路からのアクセスについてリフレッシュが隠蔽された
パイプライン動作を実現できるだけではなく、リフレッ
シュをより短い時間で効率よく行うことが可能となる。
このため、蓄積容量が小さく、リークも比較的大きい場
合にも、安定したメモリ動作を実現できる。
【００２７】なお、これまで本発明の実施例を述べてき
たが、本発明はこれらに限定されず、その趣旨の範囲で
さまざまな変形が可能なことはもちろんである。例え
ば、図１や図６ではWAMPとRAMPはビット線の両端に配置
されているが、実際の回路のレイアウト配置はこの配置
に限定されるものではない。WAMPとRAMPをビット線の一
端に接続するように配置してもよい。また、RAMPやWAMP
の両端にビット線を接続して、それぞれのビット線上に
メモリセルを接続する、いわゆるシェアドセンスアンプ
方式を用いてもよい。
【００２８】その他、図１や図６では、ビット線のプリ
チャージ回路は特に図示していないが、これも図面を見
やすくするための処置であって、適所にプリチャージ回
路等のメモリ回路動作に必要な回路を付加することは言
うまでない。さらに、特に触れなかったが、メモリセル
のワード線などに接続されたトランジスタについては、
その他の周辺回路に使用するトランジスタに比べて高い
電位を印加する必要のある場合がある。そのような場合
には、ゲート耐圧に見合ったトランジスタを使う必要が
あることは言うまでもない。例えば、印加電位の高いト
ランジスタには、ゲート酸化膜の厚いトランジスタを使
い、周辺回路にはゲート酸化膜の薄いものを使用して、
使い分けることもできる。
【００２９】また、以上の実施例では、図２に示したよ
うに読み出しワード線と書き込みワード線が分離された
3T-DRAMメモリセルを仮定したが、他のタイプの3T-DRAM
セルを用いることも可能である。例えば、１９７０・ア
イ・イー・イー・イー・インターナショナル・ソリッド
・ステート・サーキッツ・コンファレンス (1970 IEEE
International Solid State Circuits Conference) 会
議録の４２ページから４３ページに記載されている半導
体記憶装置では、読み出しワード線と書き込みワード線
が共通化された3T-DRAMメモリセルが用いられている
が、本発明にこのようなタイプのメモリセルを用いても
よい。ただし、この場合にも、非破壊動作を実現するた
めに、図１あるいは、図６のように1組数本ずづの共通
化されたワード線を用いて、書き込み時に情報破壊が起
こらないようにする必要がある。なお、この場合には、
ワード線のセレクタ回路の構成や制御、あるいは読み出
しと書き込みにおけるワード線の電位の制御も変える必
要があるが、通常の回路技術を用いて簡単に実現できる
範囲の変更なので、ここでは説明を省略する。
【００３０】以上の実施例による作用効果の主なものは
以下の通りである。
【００３１】（１）書き込み、読み出しともに非破壊動
作とした上で、読み出し、書きこみ動作をパイプライン
化する。上記従来例のように書き込み、読み出しともに
非破壊動作とするだけで、ある程度サイクル時間の短い
メモリが実現できる可能性があるが、さらに読み出し、
書きこみ動作をパイプラインイ化することにより、本来
のサイクル時間よりもさらに短いサイクル時間で、外部
からのアクセスを受けることができる。
【００３２】（２）トランジスタのみで構成される3T-D
RAMメモリセルなどを利用することで、プロセスコスト
が安いメモリを実現することができる。
【００３３】（３）外部アクセスの基準となるクロック
の周波数より早い周波数でメモリを動作させて、外部か
らのアクセスを受けないときにリフレッシュ動作と行う
ことにより、外部からリフレッシュを隠蔽することがで
きる。
【００３４】（４）3T-DRAMもしくは、1T-DRAMセルなど
の素子数の少ないメモリセルを用いることにより、6T-S
RAMに較べて面積の小さいメモリが実現できる。
【００３５】（５）メモリの動作周波数を、メモリ外部
からのアクセスの基準となるクロックの周波数の合計と
内部のリフレッシュの基準となるクロックの周波数を足
した値よりも大きくすることにより、外部からの全ての
アクセスとリフレッシュ動作に必要なアクセスとを互い
に衝突することなく実現できる。すなわち、メモリをア
クセスする全ての回路からみて、リフレッシュを隠蔽で
きるために使い勝手のよいメモリが実現できる。
【００３６】
【発明の効果】本発明の主な効果によると、製造コスト
が安く、高集積かつ高速で、リフレッシュの隠蔽され、
複数回路からのアクセスを衝突することなく受付けるメ
モリが、実現できる。あるいは、必要に応じて、これら
の特長の一部をもつメモリを実現できる。このため、従
来にない特長をもつ半導体記憶装置あるいは論理回路と
メモリを混載した半導体装置を実現することが可能とな
る。
【図面の簡単な説明】
【図１】3T-DRAMメモリセルを用いた非破壊動作のパイ
プラインダイナミックメモリPDRAMの一実施例。
【図２】本発明で用いる3T-DRAMメモリセルの例を示す
実施例である。
【図３】図１のPDRAMにリフレッシュ動作を外部から隠
蔽する制御回路を付加したリフレッシュフリーパイプラ
インダイナミックメモリRFPDRAMの構成を示す一実施例
である。
【図４】図３の実施例の動作タイミングを示す一実施例
である。
【図５】本発明によるメモリ、RFPDRAMを複数の回路と
混載して半導体チップ上に集積する場合の構成を示す一
実施例である。
【図６】リフレッシュ動作をPDRAMの内部で行うことを
特長とするPDRAMの第二のＥ実施例である。
【図７】図６の実施例におけるワード線選択のための回
路を示す一実施例である。
【図８】図６の実施例におけるリフレッシュ回路を示す
一実施例である。
【図９】図６のPDRAMにリフレッシュ動作を外部から隠
蔽する制御回路を付加したリフレッシュフリーパイプラ
インダイナミックメモリRFPDRAMの構成を示す一実施例
である。
【符号の説明】
MC3……3T-DRAM（３トランジスタダイナミック）メモリ
セル、PDRAM……パイプラインダイナミックメモリ、RFP
DRAM……リフレッシュフリーパイプラインダイナミック
メモリ、WWL11〜WWLm4……書き込み用ワード線、RWL1〜
RWLm……読み出し用ワード線、WBL1〜WBLk……書き込み
用ビット線、RBL1〜RBLk……読み出し用ビット線、RAMP
……リードアンプ、WAMP……ライトアンプ、X-DEC……
ワード線デコーダ、WDATAL……ライトデータラッチ、RD
ATAL……リードデータラッチ、WSEL……ライトデータセ
レクタ、RSEL……リードデータセレクタ、Y-DEC……Ｙ
デコーダ、Y-ADRL……Ｙアドレスラッチ、X-ADRL……Ｘ
アドレスラッチ、CRL……タイミング制御回路、DI1〜DI
n……入力データ、DO1〜DOn……出力データ、ADD……ア
ドレス、WE, φWE……ライトイネーブル、CLK,CLK1, CL
K2, CLK3, CLK4……クロック、XSEL……Ｘセレクタ回路
（ワード線ドライバ機能を含む）、VPL3……メモリセル
電圧、M3-1, M3-2, M3-3……NMOSトランジスタ、ADDお
よびEADD……アドレス、DIおよびEDI……入力データ、D
OおよびEDO……出力データ、ASEL……アドレスセレク
タ、DISEL……入力データセレクタ、WESEL……ライトイ
ネーブル信号セレクタ、RFADDG……リフレッシュアドレ
スジェネレータ、RFDATL……リフレッシュデータラッ
チ、REFSEQ……リフレッシュシーケンサ、RFING……リ
フレッシュ入力信号ジェネレータ、FF1……フリップフ
ロップ（ラッチ）、P1……リフレッシュシーケンサ内部
信号、RFIN……リフレッシュ入力信号、RFWE……リフレ
ッシュ用ライトイネーブル、RFCS……リフレッシュ用チ
ップセレクト、Ra1-A, Ra1-Bなど……リードアドレス、
Wa1-A、Wa1-Bなど……ライトアドレス、Rd1-A、Rd1-Bな
ど……リードデータ、Wd1-A、Wd1-Bなど……ライトデー
タ、RFCK……リフレッシュ回路、BUS……バス、 CHIP…
…LSIチップ、AND1, AND2など……ANDゲート、OR1, OR2
など……ORゲート、RF-AMPR……リフレッシュ用リード
データアンプ、RF-AMPW……リフレッシュ用ライトデー
タアンプ、RF-C……リフレッシュ用キャパシタ、RF-SW
1, RF-SW2……リフレッシュ用スイッチ回路。
フロントページの続き (72)発明者 秋山 悟 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B024 AA07 AA11 AA15 BA01 BA05 BA13 BA17 BA18 BA21 BA29 CA01 CA07 CA15 DA08 DA18

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセルを含み、第１クロック信
    号に基づいて動作する第１回路と、 前記第１回路に結合される第２及び第３回路と、 前記第１回路と前記第２及び第３回路を結合するための
    バスとを具備し、 前記第２回路は、第２クロック信号に基づいて前記第１
    回路に第１アドレス信号を出力し、 前記第３回路は、第３クロック信号に基づいて前記第１
    回路に第２アドレス信号を出力し、 前記第1回路は、第4クロック信号に基づいて前記複数の
    メモリセルのリフレッシュ動作を行うリフレッシュ制御
    回路と、前記第１クロック信号に基づいて前記第１又は
    第２アドレス信号を取り込むアドレスバッファとを含
    み、 前記第１クロック信号の周波数は、前記第２、第３及び
    第4クロック信号の周波数の和以上であることを特徴と
    する半導体装置。
  2. 【請求項２】請求項１において、 前記第1クロック信号の周波数をｆとした場合、 前記第２、第３及び第４クロック信号の夫々の周波数ｆ
    ｎは、ｆｎ＝ｆ／２jで示されることを特徴とする半導
    体装置。
  3. 【請求項３】請求項２において、 前記バスに接続されるバス制御回路を更に具備し、 前記バス制御回路は、前記第１クロックに基づいて前記
    バスを制御することを特徴とする半導体装置。
  4. 【請求項４】請求項１において、 前記第１回路は、前記第１及び第２アドレス信号の取り
    込み動作と前記リフレッシュ動作を前記第１クロック信
    号に基づいて順に行うことを特徴とする半導体装置。
  5. 【請求項５】請求項１において、 前記第1回路は、 第1及び第2ライトビット線と、 第1及び第2リードビット線と、 前記第1リードビット線と第1電位の間に直列に接続され
    た第１及び第２トランジスタと、前記第2トランジスタ
    のゲートと前記第1ライトビット線と間に接続されたソ
    ース・ドレイン経路を持つ第3トランジスタとを有する第
    1メモリセルと、 前記第２リードビット線と前記第1電位の間に直列に接
    続された第４及び第５トランジスタと、前記第５トラン
    ジスタのゲートと前記第２ライトビット線と間に接続さ
    れたソース・ドレイン経路を持つ第６トランジスタとを
    有する第２メモリセルと、 前記第3トランジスタのゲートに接続される第1ライトワ
    ード線と、 前記第6トランジスタのゲートに接続される第2ライトワ
    ード線と、 前記第1及び第4トランジスタのゲートに接続されるリー
    ドワード線と、 前記アドレスバッファに接続されるカラムデコーダと、 前記アドレスバッファ及び前記カラムデコーダに接続さ
    れるロウデコーダとを更に含むことを特徴とする半導体
    装置。
  6. 【請求項６】請求項５において、 前記ロウアドレスデコーダは、前記アドレスバッファに
    接続される第１デコーダ回路と前記第１デコーダ回路及
    び前記カラムアドレスデコーダに接続されるロウセレク
    タ回路とを含むことを特徴とする半導体装置。
  7. 【請求項７】請求項５において、 前記第1回路は、前記カラムデコーダに接続され前記第1
    又は第2ライトビット線を選択するためのライトカラム
    セレクタと、前記カラムデコーダに接続され前記第1又
    は第2リードビット線を選択するためのリードカラムセ
    レクタと、前記リードカラムセレクタ及び前記ライトカ
    ラムセレクタに接続されるラッチ回路とを更に含み、 前記リフレッシュ動作は、前記第1又は第2メモリセルか
    ら読み出されたデータ信号を前記リードカラムセレクタ
    を介して前記ラッチ回路に入力し、前記ラッチ回路から
    前記ライトカラムセレクタを介して対応する前記第1又
    は第2メモリセルに再書き込みをすることにより行われ
    ることを特徴とする半導体装置。
  8. 【請求項８】請求項５において、 前記第1回路は、前記第1ライトビット線と前記第1リー
    ドビット線に設けられた第1ラッチ回路と前記第2ライト
    ビット線と前記第2リードビット線の間に設けられた第2
    ラッチ回路とを更に含み、 前記リフレッシュ動作は、前記第1及び第2リードワード
    線を並列して選択し、対応する前記第1又は第2ラッチ回
    路を介して再書き込みをすることにより行われることを
    特徴とする半導体装置。
  9. 【請求項９】請求項１において、 前記第1回路は、 第1及び第2ライトビット線と、 第1及び第2リードビット線と、 前記第1リードビット線と第1電位の間に直列に接続され
    た第１及び第２トランジスタと、前記第2トランジスタ
    のゲートと前記第1ライトビット線と間に接続されたソ
    ース・ドレイン経路を持つ第3トランジスタとを有する第
    1メモリセルと、 前記第２リードビット線と前記第1電位の間に直列に接
    続された第４及び第５トランジスタと、前記第５トラン
    ジスタのゲートと前記第２ライトビット線と間に接続さ
    れたソース・ドレイン経路を持つ第６トランジスタとを
    有する第２メモリセルと、 前記第1及び第3トランジスタのゲートに接続される第1
    ワード線と、 前記第4及び第6トランジスタのゲートに接続される第2
    ワード線と、 前記アドレスバッファに接続されるカラムデコーダと、 前記アドレスバッファ及び前記カラムデコーダに接続さ
    れるロウデコーダとを更に含むことを特徴とする半導体
    装置。
  10. 【請求項１０】請求項９において、 前記ロウアドレスデコーダは、前記アドレスバッファに
    接続される第１デコーダ回路と前記第１デコーダ回路及
    び前記カラムアドレスデコーダに接続されるロウセレク
    タ回路とを含むことを特徴とする半導体装置。
  11. 【請求項１１】請求項９において、 前記第1回路は、前記カラムデコーダに接続され前記第1
    又は第2ライトビット線を選択するためのライトカラム
    セレクタと、前記カラムデコーダに接続され前記第1又
    は第2リードビット線を選択するためのリードカラムセ
    レクタと、前記リードカラムセレクタ及び前記ライトカ
    ラムセレクタに接続されるラッチ回路とを更に含み、 前記リフレッシュ動作は、前記第1又は第2メモリセルか
    ら読み出されたデータ信号を前記リードカラムセレクタ
    を介して前記ラッチ回路に入力し、前記ラッチ回路から
    前記ライトカラムセレクタを介して対応する前記第1又
    は第2メモリセルに再書き込みをすることにより行われ
    ることを特徴とする半導体装置。
  12. 【請求項１２】請求項９において、 前記第1回路は、前記第1ライトビット線と前記第1リー
    ドビット線に設けられた第1ラッチ回路と前記第2ライト
    ビット線と前記第2リードビット線の間に設けられた第2
    ラッチ回路とを更に含み、 前記リフレッシュ動作は、前記第1及び第2リードワード
    線を並列して選択し、対応する前記第1又は第2ラッチ回
    路を介して再書き込みをすることにより行われることを
    特徴とする半導体装置。
  13. 【請求項１３】請求項１において、 前記リフレッシュ制御回路は、前記第１クロック信号と
    前記第２クロック信号を受けて前記第４クロック信号を
    生成するクロック発生回路を含むことを特徴とする半導
    体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8255668B2 (en) 2009-03-30 2012-08-28 Fujitsu Semiconductor Limited Interface, memory system, and access control method

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW522399B (en) * 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
JP2002140890A (ja) * 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置
KR100494980B1 (ko) * 2002-12-02 2005-06-13 주식회사 넥서스칩스 범위선택 가능한 어드레스 디코더와 이를 이용한 고속그래픽 처리용 프레임 메모리 장치
US6809979B1 (en) * 2003-03-04 2004-10-26 Fernandez & Associates, Llp Complete refresh scheme for 3T dynamic random access memory cells
JP4241175B2 (ja) 2003-05-09 2009-03-18 株式会社日立製作所 半導体装置
JP4534141B2 (ja) * 2005-02-09 2010-09-01 エルピーダメモリ株式会社 半導体記憶装置
US7444577B2 (en) * 2005-08-04 2008-10-28 Rambus Inc. Memory device testing to support address-differentiated refresh rates
GB2451302B (en) * 2007-06-15 2012-10-24 D G Capital Ltd Zip closure system
KR101080200B1 (ko) * 2009-04-14 2011-11-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 리프레쉬 제어 방법
EP2467852B1 (en) 2009-08-20 2019-05-22 Rambus Inc. Atomic memory device
KR20140092537A (ko) 2013-01-16 2014-07-24 삼성전자주식회사 메모리 셀 및 이를 포함하는 메모리 장치
KR102168652B1 (ko) 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
US10614875B2 (en) * 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
KR102578201B1 (ko) * 2018-11-14 2023-09-14 에스케이하이닉스 주식회사 파워 게이팅 시스템
US11139270B2 (en) 2019-03-18 2021-10-05 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US11836102B1 (en) 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
US12086410B1 (en) 2019-05-31 2024-09-10 Kepler Computing Inc. Ferroelectric memory chiplet in a multi-dimensional packaging with I/O switch embedded in a substrate or interposer
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging
US11152343B1 (en) 2019-05-31 2021-10-19 Kepler Computing, Inc. 3D integrated ultra high-bandwidth multi-stacked memory
US11354189B2 (en) 2019-11-07 2022-06-07 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
US11145351B2 (en) * 2019-11-07 2021-10-12 SK Hynix Inc. Semiconductor devices
US11249843B2 (en) 2019-11-07 2022-02-15 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
KR20210055865A (ko) 2019-11-07 2021-05-18 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11482276B2 (en) * 2020-10-30 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited System and method for read speed improvement in 3T DRAM
CN114255793A (zh) 2020-11-20 2022-03-29 台湾积体电路制造股份有限公司 存储器器件的写入电路
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging
KR20230072336A (ko) 2021-11-17 2023-05-24 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713872B2 (ja) * 1987-11-24 1995-02-15 三菱電機株式会社 半導体記憶装置
JP2683919B2 (ja) * 1988-07-29 1997-12-03 三菱電機株式会社 半導体記憶装置
US5778237A (en) * 1995-01-10 1998-07-07 Hitachi, Ltd. Data processor and single-chip microcomputer with changing clock frequency and operating voltage
JPH08227597A (ja) * 1995-02-21 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
JPH10134565A (ja) 1996-10-28 1998-05-22 Kawasaki Steel Corp 半導体記憶装置
US6243797B1 (en) * 1997-02-18 2001-06-05 Micron Technlogy, Inc. Multiplexed semiconductor data transfer arrangement with timing signal generator
US5907857A (en) * 1997-04-07 1999-05-25 Opti, Inc. Refresh-ahead and burst refresh preemption technique for managing DRAM in computer system
US6094704A (en) * 1997-06-17 2000-07-25 Micron Technology, Inc. Memory device with pipelined address path
US5995433A (en) * 1998-05-22 1999-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Three-transistor type DRAM with a refresh circuit
US6317365B1 (en) * 1998-06-24 2001-11-13 Yamaha Corporation Semiconductor memory cell
KR100301046B1 (ko) * 1998-09-01 2001-09-06 윤종용 그래픽처리속도를향상시킬수있는듀얼포트를갖는고속싱크로너스메모리장치
US5999474A (en) * 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
JP3973308B2 (ja) * 1998-11-27 2007-09-12 富士通株式会社 セルフタイミング制御回路を内蔵する集積回路装置
TW522399B (en) * 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
US6430098B1 (en) * 2000-05-16 2002-08-06 Broadcom Corporation Transparent continuous refresh RAM cell architecture
JP2002140890A (ja) * 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8255668B2 (en) 2009-03-30 2012-08-28 Fujitsu Semiconductor Limited Interface, memory system, and access control method

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