CN114255793A - 存储器器件的写入电路 - Google Patents

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Abstract

本公开涉及存储器器件的写入电路。一种器件包括存储器库、第一对写入数据布线、第二对写入数据布线和全局写入电路。第一对写入数据布线连接到存储器库中的第一组。第二对写入数据布线连接到存储器库中的第二组。响应于第一时钟信号，全局写入电路生成第一全局写入信号和第一补码全局写入信号，该第一全局写入信号和第一补码全局写入信号通过第一对写入数据布线发送到存储器库中的第一组。响应于第二时钟信号，全局写入电路生成第二全局写入信号和第二补码全局写入信号，该第二全局写入信号和第二补码全局写入信号通过第二对写入数据布线发送到存储器库中的第二组。

Description

存储器器件的写入电路
技术领域
本公开总体涉及存储器器件的写入电路。
背景技术
电子设备和基于电子的系统需要某种形式的高速存储器器件来存储和取回信息。随机存取存储器(RAM)通常用于集成电路中。嵌入式RAM在高速通信、图像处理和片上系统(SOC)应用中特别流行。RAM包含单个存储器单元的阵列。用户可以对RAM的存储器单元执行读取和写入操作两者。在写入过程中，写入驱动器用于设置连接到存储器器件中的存储器阵列的全局信号线上的电压电平。
发明内容
根据本公开的一个实施例，提供了一种存储器器件，包括：多个存储器库；第一对写入数据布线，连接到所述存储器库中的第一组；第二对写入数据布线，连接到所述存储器库中的第二组；以及全局写入电路，被配置为接收第一时钟信号和第二时钟信号，其中：响应于所述第一时钟信号，所述全局写入电路生成第一全局写入信号和第一补码全局写入信号，所述第一全局写入信号和所述第一补码全局写入信号通过所述第一对写入数据布线发送到所述存储器库中的第一组，响应于所述第二时钟信号，所述全局写入电路生成第二全局写入信号和第二补码全局写入信号，所述第二全局写入信号和所述第二补码全局写入信号通过所述第二对写入数据布线发送到所述存储器库中的第二组。
根据本公开的另一实施例，提供了一种存储器电路，包括：控制电路，被配置为提供第一时钟信号、第二时钟信号和写入数据信号；第一全局写入驱动器，与第一对写入数据布线耦合，其中，所述第一全局写入驱动器被配置为响应于所述第一时钟信号，根据所述写入数据信号生成第一全局写入信号和第一补码全局写入信号，所述第一全局写入信号和所述第一补码全局写入信号通过所述第一对写入数据布线发送到多个存储器库中的第一组；以及第二全局写入驱动器，与第二对写入数据布线耦合，其中，所述第二全局写入驱动器被配置为响应于所述第二时钟信号，根据所述写入数据信号生成第二全局写入信号和第二补码全局写入信号，所述第二全局写入信号和所述第二补码全局写入信号通过所述第二对写入数据布线发送到所述存储器库中的第二组。
根据本公开的又一实施例，提供了一种用于存储器的方法，包括；在对多个存储器库中的第一组的第一写入过程期间，提供第一时钟信号以触发第一全局写入驱动器来根据写入数据信号生成第一全局写入信号和第一补码全局写入信号，所述第一全局写入信号和所述第一补码全局写入信号通过第一对写入数据布线发送到所述第一组中的存储器库；以及在对所述存储器库中的第二组的第二写入过程期间，提供第二时钟信号以触发第二全局写入驱动器来根据所述写入数据信号生成第二全局写入信号和第二补码全局写入信号，所述第二全局写入信号和所述第二补码全局写入信号通过第二对写入数据布线发送到所述第二组中的存储器库。
附图说明
在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
图1是示出根据本公开的各种实施例的存储器器件的示意图。
图2是示出根据本公开的各种实施例的图1中的全局写入电路、控制电路和数据锁存器的电路结构的示意图。
图3是示出根据本公开的各种实施例的在图1的存储器器件中生成的相关信号的信号波形。
图4是示出根据本公开的各种实施例的存储器器件的示意图。
图5是示出根据本公开的各种实施例的存储器器件的示意图。
图6是示出根据本公开的各种实施例的存储器器件的示意图。
图7是示出根据本公开的各种实施例的方法的流程图。
具体实施方式
下面的公开内容提供了用于实现所提供主题的不同特征的不同的实施例或示例。下文描述了组件和布置等的具体示例以简化本公开。当然，这些仅是示例而不是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本说明书中使用的术语通常具有它们在本领域以及使用每个术语的特定上下文中的普通含义。本说明书中对示例的使用(包括本文所讨论的任何术语的示例)仅是说明性的，并且绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
将理解，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语用于将一个元件与另一元件区分开。例如，在不脱离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关联的所列条目的任何和所有组合。
如本文中所使用的，术语“包括”、“包含”、“具有”、“含有”、“涉及”等应理解为开放式的，即意指包括但不限于。
在整个说明书中对“一个实施例”、“实施例”、或“一些实施例”的引用表示结合(一个或多个)实施例描述的特定特征、结构、实施方式或特性包括在本公开的至少一个实施例中。因此，在整个说明书中的各个地方使用短语“在一个实施例中”或“在实施例中”或“在一些实施例中”不一定都指代同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合特定特征、结构、实施方式或特性。
图1是示出根据本公开的各种实施例的存储器器件100的示意图。在图1示意性地示出的实施例中，存储器器件100包括多个存储器库BK1～BK4，并且每个存储器库BK1～BK4可被单独访问。为了说明的目的，示出了存储器器件100中的这四个存储器库BK1～BK4，但本公开不限于四个存储器库BK1～BK4。例如，存储器器件100可以包括两个、三个、四个、或更多个不同的存储器库。
在一些实施例中，每个存储器库BK1～BK4包括一个存储器阵列，该存储阵列包括布置在多个行和列上的若干位单元BC。如存储器库BK1的存储器阵列CA1所示，同一列上的这些位单元BC连接到同一位线和同一补码位线。例如，第1列上的位单元BC连接到位线BL1以及补码位线BLB1，并且第n列上的位单元BC连接到位线BLn和补码位线BLBn。类似地，如存储器库BK2的存储器阵列CA2所示，同一列上的这些位单元BC连接到同一位线和同一补码位线。在一些实施例中，存储器库BK3和BK4还包括类似于存储器库BK1和BK2的结构。为了简洁起见，在图1中未完全示出存储器库BK3和BK4的内部结构。
如图1所示，存储器器件100包括全局写入电路120、控制电路140、数据锁存器160、第一对写入数据布线W1a～W1b和第二对写入数据布线W2a～W2b。控制电路140被配置为提供时钟信号CKD1、另一时钟信号CKD2和写入数据信号WD。
基于由控制电路140提供的时钟信号CKD1、时钟信号CKD2和写入数据信号WD，全局写入电路120被配置为生成从全局写入信号GW1、补码全局写入信号GWB1、另一全局写入信号GW2和另一补码全局写入信号GWB2中选择的两个信号，以相对于存储器库BK1～BK4之一执行写入过程。如图1所示，存储器库BK1～BK4相对于存储器器件100中的全局写入电路120布置在不同的物理位置。如图1所示，存储器库BK1～BK4可划分为两个组G1和G2。第一组G1中的存储器库BK1和BK2相对更靠近全局写入电路120，并且第二组G2中的存储器库BK3和BK4相对更远离全局写入电路120。在一些实施例中，第一组G1中的存储器库BK1和BK2连接到第一对写入数据布线W1a和W1b，并且第二组G2中的存储器库BK3和BK4连接到第二对写入数据布线W2a和W2b。
在一些实施例中，全局写入电路120能够生成全局写入信号GW1和补码全局写入信号GWB1，其通过第一对写入数据布线W1a～W1b而发送到第一组G1中的存储器库BK1和BK2。另一方面，全局写入电路120还能够生成全局写入信号GW2和补码全局写入信号GWB2，其通过第二对写入数据布线W2a～W2b向发送到第二组G2中的存储器库BK3和BK4。
在一些实施例中，在单个写入过程中，存储器库BK1～BK4中的仅一个存储器库被存储器器件100访问。换句话说，全局写入电路120生成四个与写入有关的信号(例如全局写入信号GW1、补码全局写入信号GWB1、全局写入信号GW2和补码全局写入信号GWB2)中的两个。
在示例中，当存储器器件100被配置为对第一组G1中的存储器库BK1(或BK2)中的一个位单元BC执行写入过程时，全局写入电路120能够生成全局写入信号GW1和补码全局写入信号GWB1，其通过第一对写入数据布线W1a～W1b而发送到第一组G1中的存储器库BK1(或BK2)。在一些实施例中，存储器库BK1(或BK2)中的局部写入驱动器181能够根据全局写入信号GW1而生成补码局部写入信号LWB1，并且存储器库BK1(或BK2)中的另一局部写入驱动器182能够根据补码全局写入信号GW1B而生成局部写入信号LW1。如果写入目标在存储器库BK1中，则存储器库BK1中的一个选择电路YS被激活以将局部写入信号LW1传递到存储器库BK1中的位线BL1～BLn之一，并且存储器库BK1中的另一选择电路YS被激活以将补码局部写入信号LW1B传递到存储器库BK1中的补码位线BLB1～BLBn之一。如果写入目标在存储器库BK2中，则存储器库BK2中的一个选择电路YS被激活以将局部写入信号LW1传递到存储器库BK2中的位线BL1～BLn之一，并且存储器库BK2中的另一选择电路YS被激活以将补码局部写入信号LW1B传递到存储器库BK2中的补码位线BLB1～BLBn之一。
另一方面，当存储器器件100被配置为对第二组G2中的存储器库BK3(或BK4)中的一个位单元BC执行写入过程时，全局写入电路120能够生成全局写入信号GW2和补码全局写入信号GWB2，其通过第二对写入数据布线W2a～W2b而发送到第二组G2中的存储器库BK3(或BK4)。与关于存储器库BK1/BK2中的全局写入信号GW1和补码全局写入信号GWB1的前述实施例类似，全局写入信号GW2和补码全局写入信号GWB2由存储器库BK3(或BK4)中的局部写入驱动器183和184转换为补码局部写入信号LW2B和局部写入信号LW2。补码局部写入信号LW2B和局部写入信号LW2通过存储器库BK3(或BK4)中的选择电路YS而传递到位线或补码位线(图1中未示出)。
在一些情况下，如果存储器器件中的所有存储器库(例如图1所示的实施例中的存储器器件100中的存储器库BK1～BK4)通过同一对写入数据布线由同一对全局写入信号和补码全局写入信号来驱动，在该对写入数据布线上形成了沉重的电阻电容(RC)负载，并且全局写入信号和补码全局写入信号在这些信号到达不同的存储器库时遭受不同等级的失真。例如，对于远离全局写入电路的存储器库(例如图1所示的实施例中的存储器库BK4)，全局写入信号和补码局部写入信号可能严重失真，并且该存储器库可能不会相应地生成可操作的一对局部写入信号和补码局部写入信号，因此对该存储器库的写入过程可能失败。
与存储器器件中的所有存储器库通过同一对写入数据布线驱动的前述情况相比，图1示意性所示的实施例中的存储器器件100的存储器库BK1～BK4被划分成至少两个组G1和G2。第一组G1中的存储器库BK1和BK2通过第一对写入数据布线W1a和W1b由一对全局写入信号GW1和补码全局写入信号GWB1来驱动。第二组G2中的存储器库BK3和BK4通过第二对写入数据布线W2a和W2b由一对全局写入信号GW2和补码全局写入信号GWB2来驱动。换句话说，存储器器件100包括用于不同的组G1和G2中的存储器库的分开的多对写入数据布线(以及分开的多对全局写入信号和补码全局写入信号)。因此，减少了每对写入数据布线上的电阻电容(RC)负载。在这种情况下，可以提高对存储器器件100中的存储器库的写入速度。
在一些实施例中，与连接到所有存储器库的写入数据布线相比，连接到第一组G1中的存储器库BK1和BK2的写入数据布线W1a和W1b上的电容可减小约50％，因为不需要写入数据布线W1a和W1b延伸较远以到达存储器库BK3和BK4。在一些实施例中，与连接到所有存储器库的写入数据布线相比，连接到第二组G2中的存储器库BK3和BK4的写入数据布线W2a和W2b上的电容可减小约10％，因为不需要写入数据布线W2a和W2b在到达第二组G2中的存储器库BK3和BK4的途中与第一组G1中的存储器库B1和B2连接。
在一些实施例中，控制电路140提供时钟信号CKD1、时钟信号CKD2和写入数据信号WD以在执行写入过程中控制全局写入电路120。将在以下段落中讨论关于全局写入电路120如何响应时钟信号CKD1、时钟信号CKD2和写入数据信号WD的更多细节。
图2是示出根据本公开的各种实施例的图1中的全局写入电路120、控制电路140和数据锁存器160的电路结构的示意图。图3是示出根据本公开的各种实施例的在图1的存储器器件100中生成的相关信号的信号波形。相对于图1的实施例，图2和图3中的相同元件被标注相同的参考标号以易于理解。
如图2所示，在一些实施例中，控制电路140提供时钟信号CKD1、时钟信号CKD2和写入数据信号WD。如图3中的时间段M2所示，当写入目标在第一组G1中的存储器库BK1或BK2中时，控制电路140提供振荡的时钟信号CKD1(即在高电平和地电平之间变化)和悬置(suspension)的时钟信号CKD2(即固定于地电平)。另一方面，如图3中的时间段M3所示，当写入目标在第二组G2中的存储器库BK3或BK4中时，控制电路140提供振荡的时钟信号CKD2(即在高电平和地电平之间变化)和悬置的时钟信号CKD1(即固定于地电平)。
由控制电路140提供的写入数据信号WD定义要写入目标位单元的位数据。当写入数据信号WD为逻辑“1”时，相应的全局写入信号GW1(参考图3中的时间段M2b)被充电为高电平、或相应的全局写入信号GW2(参考图3中的时间段M3b)被充电为高电平。当写入数据信号WD为逻辑“0”时，相应的补码全局写入信号GWB1(参考图3中的时间段M2a)被充电为高电平、或相应的全局写入信号GWB2(参考图3中的时间段M3a)被充电为高电平。
在如图2所示的一些实施例中，存储器器件100还包括NOR逻辑门170和反相器171。NOR逻辑门170和反相器171耦合在控制电路140和数据锁存器160之间。NOR逻辑门170被配置为根据时钟信号CKD1和时钟信号CKD2而生成时钟信号CKnor。反相器171被配置为将时钟信号CKnor反相为另一时钟信号CKor。时钟信号CKnor和CKor用于触发数据锁存器160。时钟信号CKD1、时钟信号CKD2、时钟信号CKnor和时钟信号CKor之间的关系在下表1中示出。
时钟信号 CKD1 CKD2 CKnor CKor
电压电平 L L H L
电压电平 L H L H
电压电平 H L L H
表1
如图2所示，在一些实施例中，数据锁存器160包括八个晶体管T1～T8以及反相器161。晶体管T1～T4串联耦合在正系统电源VDD和地之间。晶体管T5～T8串联耦合在正系统电源VDD和地之间。晶体管T1和T7的栅极由时钟信号CKor控制。晶体管T4和T6的栅极由时钟信号CKnor控制。晶体管T2和T3的栅极由写入数据信号WD控制。
当时钟信号CKD1和时钟信号CKD2均处于“L”电平时，处于“L”的时钟信号CKor导通晶体管T1，并且处于“H”的时钟信号CKnor导通晶体管T4，使得写入数据信号WD被导入数据锁存器160并被存储为反相写入信号WDBin。在图2所示的实施例中，晶体管T2和T3一起用作反相器，使得反相写入信号WDBin的电压电平相对于写入数据信号WD的电压电平处于相反的逻辑。同时，晶体管T6由处于“H”的时钟信号CKnor关断，并且晶体管T7由处于“L”的时钟信号CKor关断，使得数据锁存器160的输出端子处的锁存写入信号DX不会反馈而影响存储在数据锁存器160中的反相写入信号WDBin。
当时钟信号CKD1和时钟信号CKD2之一处于“H”电平时，处于“L”的时钟信号CKnor导通晶体管T6，并且处于“H”的时钟信号CKor导通晶体管T7。在这种情况下，反相写入信号WDBin被反相器161反相，并作为锁存写入信号DX而输出到全局写入电路120。锁存写入信号DX反馈回晶体管T5和T8，以增强存储在数据锁存器160中的反相写入信号WDBin。同时，晶体管T1由处于“H”的时钟信号CKor关断，并且晶体管T4由处于“L”的时钟信号CKnor关断，使得数据锁存器160的输入端子处的写入数据信号WD不被导入数据锁存器160并且不影响反相写入信号WDBin。
在一些实施例中，锁存写入信号DX的电压电平具有与写入数据信号WD的电压电平相同的逻辑。反相写入信号WDBin的电压电平相对于写入数据信号WD和锁存写入信号DX的电压电平处于相反的逻辑。
在一些实施例中，如图2示意性所示，由控制电路140提供的时钟信号CKD1被两个级联反相器延迟为延迟时钟信号CKD1d，其被发送到全局写入电路120以用于控制全局写入电路120中的第一门控(gating)电路123。类似地，由控制电路140提供的时钟信号CKD2也被两个级联反相器延迟为另一延迟时钟信号CKD2d，其被传送到全局写入电路120以用于控制全局写入电路120中的第二门控电路124。
然而，本公开不限于此。在一些其他实施例中，时钟信号CKD1和时钟信号CKD2可被直接发送到全局写入电路120，以用于无延迟地控制全局写入电路120中的第一门控电路123和第二门控电路124。或在又其他实施例中，时钟信号CKD1和时钟信号CKD2可以在发送到全局写入电路120之前被两个以上的级联反相器延迟。时钟信号CKD1和时钟信号CKD2上的延迟链取决于实际应用中的写入数据信号WD、时钟信号CKD1和时钟信号CKD2之间的时序同步的配置。
如图2示意性所示，在一些实施例中，全局写入电路120包括第一全局写入驱动器121、第二全局写入驱动器122、第一门控电路123、第二门控电路124和反相器125。反相器125被配置为生成反相锁存写入信号DXB，其相对于锁存写入信号DX具有相反的逻辑。
在一些实施例中，第一全局写入驱动器121耦合在数据锁存器160与第一对写入数据布线W1a和W1b之间。第一全局写入驱动器121被配置为根据存储在数据锁存器160中的锁存写入信号DX而生成全局写入信号GW1和补码全局写入信号GWB1。第一全局写入驱动器121包括四个反相器121a～121d。反相器121a和121b耦合在数据锁存器160和写入数据布线W1a之间，用于接收锁存写入信号DX并相应地生成全局写入信号GW1。反相器121c和121d耦合在反相器125和写入数据布线W1b之间，用于接收反相锁存写入信号DXB并相应地生成全局写入信号GW1B。
如图2示意性所示，第一门控电路123与第一全局写入驱动器121相耦合。在对第一组G1中的存储器库BK1～BK2之一的写入过程期间，如图3中的时间段M2所示，时钟信号CKD1在高电平与地电平之间振荡。当时钟信号CKD1振荡到高电平时，相应的延迟时钟信号CKD1d导通晶体管T9，其将反相器121a和121b的负电源端子连接到地电平，并且相应的延迟时钟信号CKD1d关断第一门控电路123中的晶体管T10和T11。在对第一组G1中的存储器库BK1～BK2之一的写入过程期间，锁存写入信号DX通过反相器121a和121b传递到写入数据布线W1a，并且反相锁存写入信号DXB通过反相器121c和121d传递到写入数据布线W1b。如图3中的时间段M2a所示，当写入数据信号WD为“L”时，全局写入信号GW1固定为“L”，并且补码全局写入信号GW1B在“H”和“L”之间振荡。如图3中的时间段M2b所示，当写入数据信号WD为“H”时，全局写入信号GW1在“H”和“L”之间振荡，并且补码全局写入信号GW1B固定为“L”。
在一些实施例中，第二全局写入驱动器122耦合在数据锁存器160与第二对写入数据布线W2a和W2b之间。第二全局写入驱动器122被配置为根据存储在数据锁存器160中的锁存写入信号DX来生成全局写入信号GW2和补码全局写入信号GWB2。第二全局写入驱动器122包括四个反相器122a～122d。反相器122a和122b耦合在数据锁存器160和写入数据布线W2a之间，用于接收锁存写入信号DX并相应地生成全局写入信号GW2。反相器122c和122d耦合在反相器125和写入数据布线W2b之间，用于接收反相锁存写入信号DXB并相应地生成全局写入信号GW2B。
如图2示意性所示，第二门控电路124与第二全局写入驱动器122相耦合。在对第二组G2中的存储器库BK3～BK4之一的写入过程期间，如图3中的时间段M3所示，时钟信号CKD2在高电平与地电平之间振荡。当时钟信号CKD2振荡到高电平时，相应的延迟时钟信号CKD2d导通晶体管T12，其将反相器122a和122b的负电源端子连接到地电平，并且相应的延迟时钟信号CKD2d关断第二门控电路124中的晶体管T13和T14。在对第二组G2中的存储器库BK3～BK4之一的写入过程期间，锁存写入信号DX通过反相器122a和122b传递到写入数据布线W2a，并且反相锁存写入信号DXB通过反相器122c和122d传递到写入数据布线W2b。如图3中的时间段M3a所示，当写入数据信号WD为“L”时，全局写入信号GW2固定为“L”，并且补码全局写入信号GW2B在“H”和“L”之间振荡。如图3中的时间段M3b所示，当写入数据信号WD为“H”时，全局写入信号GW2在“H”和“L”之间振荡，并且补码全局写入信号GW2B固定为“L”。
注意，在对第一组G1中的存储器库BK1～BK2之一的写入过程期间，参考图3中的时间段M2，时钟信号CKD2固定为“L”，使得第二门控电路124中的晶体管T12关断以将反相器122a和122b的负电源端子从地电平断开，并且第二门控电路124中的晶体管T13和T14导通以将节点N3和N4上的电压电平上拉至正系统电源VDD。在这种情况下，参考图2和图3，在时间段M2期间，第二门控电路124被配置为禁用第二全局写入驱动器122(通过将反相器122a和122b的负电源端子从地电平断开)并将第二对写入数据布线W2a和W2b维持在地电平(通过将节点N3和N4上的电压电平固定为正系统电源VDD)。换句话说，当对第一组G1中的存储器库BK1～BK2之一执行写入过程时，第二门控电路124激活以对与第二组G2中的存储器库BK3～BK4相对应的第二全局写入驱动器122执行门控。
另一方面，在对第二组G2中的存储器库BK3～BK4之一的写入过程期间，参考图3中的时间段M3，时钟信号CKD1固定为“L”，使得第一门控电路123中的晶体管T9关断以将反相器121a和121b的负电源端子从地电平断开，并且第一门控电路123中的晶体管T10和T11导通以将节点N1和N2上的电压电平上拉至正系统电源VDD。在这种情况下，参考图2和图3，在时间段M3期间，第一门控电路123被配置为禁用第一全局写入驱动器121(通过将反相器121a和121b的负电源端子从地电平断开)并将第一对写入数据布线W1a和W1b维持在地电平(通过将节点N1和N2上的电压电平固定为正系统电源VDD)。换句话说，当对第二组G2中的存储器库BK3～BK4之一执行写入过程时，第一门控电路123激活以对与第一组G1中的存储器库BK1～BK2相对应的第一全局写入驱动器121执行门控。
基于前述实施例，第一全局写入驱动器121和第二全局写入驱动器122响应于来自控制电路140的同一写入数据信号WD而起作用。如图2所示，第一全局写入驱动器121和第二全局写入驱动器122从同一数据锁存器160接收同一锁存写入信号DX。在一些实施例中，第一全局写入驱动器121和第二全局写入驱动器122单独地响应于不同的时钟信号而激活。第一全局写入驱动器121响应于延迟时钟信号CKD1d而激活，并且第二全局写入驱动器122响应于延迟时钟信号CKD2d而激活。
参考在图2以及图3中的时间段M1，当没有对两个组中的任何存储器库BK1～BK4的写入过程时，控制电路140可以提供均固定为“L”的时钟信号CKD1和CKD2，使得第一门控电路123和第二门控电路124二者激活以将全局写入信号GW1/GW2和补码全局写入信号GW1B/GW2B固定为“L”。
在图1所示的前述实施例中，存储器器件100包括两个组G1和G2中的四个存储器库BK1～BK4。包括两个存储器库BK1和BK2的第一组G1共享同一对写入数据布线W1a和W1b。包括两个存储器库BK3和BK4的第二组G2共享同一对写入数据布线W2a和W2b。然而，本公开不限于此。
在一些实施例中，第一组G1可包括N个存储器库，并且第二组G2可包括另外N个存储器库。N是大于或等于2的正整数。例如，在第一组G1和第二组G2的每一者中可以有2、3、4、或更多个存储器库。
进一步参考图4，图4是示出根据本公开的各种实施例的存储器器件200的示意图。相对于图1的实施例，图4中的元件相同标注相同的附图标记以易于理解。
在图4示意性地示出的实施例中，存储器器件200包括多个存储器库BK1～BK3，并且每个存储器库BK1～BK3可被单独访问。为了说明的目的，示出了存储器器件200中的这三个存储器库BK1～BK3。图4中的每个存储器库BK1～BK3的内部结构类似于图1中的每个存储器库BK1～BK4的内部结构，并且可以参考关于图1的存储器器件100中的存储器库BK1或BK2所讨论的实施例。
在一些实施例中，每个存储器库BK1～BK3包括一个存储器阵列，该存储器阵列包括布置在多个行和列上的若干位单元(图4未示出，可参考图1)。为简洁起见，图4未完全示出存储器库BK1～BK3的内部结构。
如图4示意性所示，存储器器件200包括全局写入电路220、控制电路240、数据锁存器260、第一对写入数据布线W1a～W1b和第二对写入数据布线W2a～W2b。控制电路240被配置为提供时钟信号CKD1、另一时钟信号CKD2和写入数据信号WD。图4中的存储器器件200中的全局写入电路220、控制电路240和数据锁存器260的功能和动作类似于前述实施例中讨论的图1的存储器器件100中的全局写入电路120、控制电路140、数据锁存器160。
基于由控制电路240提供的时钟信号CKD1、时钟信号CKD2和写入数据信号WD，全局写入电路220被配置为生成从全局写入信号GW1、补码全局写入信号GWB1、另一全局写入信号GW2和另一补码全局写入信号GWB2中选择的两个信号，以便相对于存储器库BK1～BK3之一执行写入过程。如图4所示，存储器库BK1～BK3相对于存储器器件200中的全局写入电路220被布置在不同的物理位置。如图4示意性所示，存储器库BK1～BK3可被划分为两个组G1和G2。第一组G1中的存储器库BK1和BK2相对更靠近全局写入电路220，并且第二组G2中的存储器库BK3相对更远离全局写入电路220。在一些实施例中，第一组G1中的存储器库BK1和BK2连接到第一对写入数据布线W1a和W1b，并且第二组G2中的存储器库BK3连接到第二对写入数据布线W2a和W2b。
在一些实施例中，存储器器件200包括被划分为两个组G1和G2的三个存储器库BK1～BK3。在实施例中，组G1和G2不具有相等数量的存储器库，因为存储器库BK1～BK3的总数为奇数。在图4所示的实施例中，更靠近全局写入电路220的两个存储器库BK1和BK2被分类为第一组G1，并且更远离全局写入电路220的一个存储器库BK3被分类为第二组G2。在这种情况下，写入数据布线W1a和W1b(具有较短长度并连接至两个存储器库)上的电容趋于与写入数据布线W2a和W2b(具有较长长度并连接至一个存储器库)更加平衡。
在一些其他实施例中，存储器库BK1可分类为第一组G1，并且更远离全局写入电路220的两个存储器库BK2和BK3可分类为第二组G2。在这种情况下，与将所有存储器库BK1～BK3与同一对写入数据布线链接相比，仍可以减少每对写入数据布线(例如W1a/W1b和W2a/W2b)上的电阻电容(RC)负载。在这种情况下，可以提高对存储器器件200中的存储器库的写入速度。
进一步参考图5，图5是示出根据本公开的各种实施例的存储器器件300的示意图。相对于图1和图4的实施例，图5中的相同元件标注相同的附图标记以易于理解。
在图5示意性地示出的实施例中，存储器器件300包括多个存储器库BK1～BK5，并且每个存储器库BK1～BK5可被单独访问。为了说明的目的，示出了存储器器件300中的这五个存储器库BK1～BK5。图5中的每个存储器库BK1～BK5的内部结构类似于图1中的每个存储器库BK1～BK4的内部结构，并且可以参考关于图1的存储器器件100中的存储器库BK1或BK2讨论的实施例。
在一些实施例中，每个存储器库BK1～BK5包括一个存储器阵列，该存储器阵列包括布置在多个行和列上的若干位单元(图5未示出，可参考图1)。为简洁起见，图5未完全示出存储器库BK1～BK5的内部结构。
如图5示意性所示，存储器器件300包括全局写入电路320、控制电路340、数据锁存器360、第一对写入数据布线W1a～W1b和第二对写入数据布线W2a～W2b。控制电路340被配置为提供时钟信号CKD1、另一时钟信号CKD2和写入数据信号WD。图5的存储器器件300中的全局写入电路320、控制电路340和数据锁存器360的功能和动作类似于前述实施例中讨论的图1的存储器器件100中的全局写入电路120、控制电路140、数据锁存器160。
基于由控制电路340提供的时钟信号CKD1、时钟信号CKD2和写入数据信号WD，全局写入电路320被配置为生成从全局写入信号GW1、补码全局写入信号GWB1、另一全局写入信号GW2和另一补码全局写入信号GWB2中选择的两个信号，以便相对于存储器库BK1～BK5之一执行写入过程。如图5所示，存储器库BK1～BK5相对于存储器器件300中的全局写入电路320被布置在不同的物理位置。如图5示意性所示，存储器库BK1～BK5可被划分为两个组G1和G2。第一组G1中的存储器库BK1～BK3相对更靠近全局写入电路320，并且第二组G2中的存储器库BK4～BK5相对更远离全局写入电路320。在一些实施例中，第一组G1中的存储器库BK1～BK3连接到第一对写入数据布线W1a和W1b，并且第二组G2中的存储器库BK4～BK5连接到第二对写入数据布线W2a和W2b。
在一些实施例中，存储器器件300包括被划分为两个组G1和G2的五个存储器库BK1～BK5。在一些其他实施例中，组G1和G2不具有相等数量的存储器库，因为存储器库BK1～BK5的总数为奇数。在图5所示的实施例中，更靠近全局写入电路320的三个存储器库BK1～BK3被分类为第一组G1，并且更远离全局写入电路320的两个存储器库BK4～BK5被分类为第二组G2。在这种情况下，写入数据布线W1a和W1b(具有较短长度并连接至三个存储器库)上的电容趋于与写入数据布线W2a和W2b(具有较长长度并连接至两个存储器库)更加平衡。
在这种情况下，与将所有存储器库BK1～BK5与同一对写入数据布线相链接相比，可以减少每对写入数据布线(例如W1a/W1b和W2a/W2b)上的电阻电容(RC)负载。在这种情况下，可以提高对存储器器件300中的存储器库的写入速度。
基于图4和图5所示的实施例，当在一个存储器器件中总共有2M+1个存储器库时，其中更靠近全局写入电路的M+1个存储器库可划分为一个组(例如图4或图5中的第一组G1)，并且其中更远离全局写入电路的另外M个存储器库可划分为另一组(例如图4或图5中的第二组G2)。M是大于或等于1的正整数。在这种情况下，连接到不同组的存储器库的不同对的写入数据布线对上的电容可更加平衡。
在图1至图5的前述实施例中，存储器库被划分为两个组。然而，本公开不限于将存储器库划分为两个组。进一步参考图6，图6是示出根据本公开的各种实施例的存储器器件400的示意图。相对于图1、图4和图5的实施例，图6中的相同元件标注相同的附图标记以易于理解。
在图6示意性所示的实施例中，存储器器件400包括多个存储器库BK1～BK6，并且每个存储器库BK1～BK6可被单独访问。图6中的每个存储器库BK1～BK6的内部结构类似于图1中的每个存储器库BK1～BK4的内部结构，并且可以参考关于图1的存储器器件100中的存储器库BK1或BK2所讨论的实施例。
在一些实施例中，每个存储器库BK1～BK6包括一个存储器阵列，该存储器阵列包括布置在多个行和列上的若干位单元(如图1中的实施例所示)。为简洁起见，图6未完全示出存储器库BK1～BK6的内部结构。
如图6示意性所示，存储器器件400包括全局写入电路420、控制电路440、数据锁存器460、第一对写入数据布线W1a～W1b、第二对写入数据布线W2a～W2b和第三对写入数据布线W3a～W3b。控制电路440被配置为提供时钟信号CKD1、另一时钟信号CKD2、又一时钟信号CKD3和写入数据信号WD。图6的存储器器件400中的全局写入电路420、控制电路440和数据锁存器460的功能和动作类似于前述实施例中讨论的图1的存储器器件100中的全局写入电路120、控制电路140、数据锁存器160。
基于由控制电路440提供的时钟信号CKD1、时钟信号CKD2、时钟信号CKD3和写入数据信号WD，全局写入电路420被配置为生成从全局写入信号GW1、补码全局写入信号GWB1、另一全局写入信号GW2、另一补码全局写入信号GWB2、又一全局写入信号GW2和又一补码全局写入信号GWB3中选择的两个信号，从而相对于存储器库BK1～BK6之一执行写入过程。如图6所示，存储器库BK1～BK6相对于存储器器件400中的全局写入电路420布置在不同的物理位置。如图6示意性所示，存储器库BK1～BK6可被划分为三个组G1～G3。第一组G1中的存储器库BK1和BK2相对更靠近全局写入电路420；第二组G2中的存储器库BK3和BK4相对更远离全局写入电路420；第三组G3中的存储器库BK5和BK6距离全局写入电路420最远。在一些实施例中，第一组G1中的存储器库BK1和BK2连接到第一对写入数据布线W1a和W1b；第二组G2中的存储器库BK3和BK4连接到第二对写入数据布线W2a和W2b；第三组G3中的存储器库BK5和BK6连接到第三对写入数据布线W3a和W3b。
全局写入电路420被配置为从控制电路440接收时钟信号CKD1～CKD3。响应于时钟信号CKD1，全局写入电路420生成全局写入信号GW1和补码全局写入信号GWB1，它们通过第一对写入数据布线W1a和W1b发送到第一组G1，并且同时全局写入信号GW2～GW3和补码全局写入信号GWB2～GWB3固定在地电平。响应于时钟信号CKD2，全局写入电路420生成另一全局写入信号GW2和补码全局写入信号GWB2，它们通过第二对写入数据布线W2a和W2b发送到第二组G2，并且同时全局写入信号GW1和GW3以及补码全局写入信号GWB1和GWB3固定在地电平。响应于时钟信号CKD3，全局写入电路420生成另一个全局写入信号GW3和补码全局写入信号GWB3，它们通过第三对写入数据布线W3a和W3b发送到第三组G3，并且同时全局写入信号GW1～GW2和补码全局写入信号GWB1～GWB2固定在地电平。图6的全局写入电路420中的详细结构可参考图2所示的全局写入电路120。全局写入电路420与全局写入电路120之间的区别在于，全局写入电路420包括三组全局写入驱动器和三组门控电路，用于分别生成全局写入信号GW1～GW3和补码全局写入信号GWB1～GWB3。
在这种情况下，与将所有存储器库BK1～BK6与同一对写入数据布线相链接相比，可以减少每对写入数据布线(例如W1a/W1b、W2a/W2b和W3a/W3b)上的电阻电容(RC)负载。在这种情况下，可以提高对存储器器件400中的存储器库的写入速度。
如图6所示的存储器器件400，当存储器器件400包括更多的存储器库(例如存储器库BK1～BK6)时，这些存储器库可被划分为更多的组。在一些其他实施例中，存储器器件可以包括两组、三组、四组、或更多组存储器库，并且每个前述的组可包括一个、两个、三个、或更多个存储器库。全局写入电路被配置为分别为不同的组提供不同组的全局写入信号和补码全局写入信号。
进一步参考图7，图7是示出根据本公开的各种实施例的方法500的流程图。方法500可用于图1至图6所示的前述实施例的存储器器件100～400中。为简洁起见，在以下段落中，连同图1至图3所示的实施例的存储器器件100来讨论图7中的方法500。
由控制电路140执行操作S510以确定写入过程的目标位置。例如，目标位置可包括存储器库标识、行地址和列地址。存储器库标识指示写入过程的目标位单元位于存储器库BK1～BK4中的哪一者。如果写入过程旨在写入第一组G1中的存储器库BK1～BK2之一中的位单元，则执行操作S520和S530。另一方面，如果写入过程旨在写入第二组G2中的存储器库BK3～BK4之一中的位单元，则执行操作S540和S550。
在操作S520中，在写入第一组G1中的存储器库BK1～BK2之一的写入过程期间，控制电路140提供振荡的时钟信号CKD1以触发全局写入驱动器120中的第一全局写入驱动器121，以根据写入数据信号WD生成全局写入信号GW1和补码全局写入信号GW1B。当时钟信号CKD1振荡时，全局写入驱动器120中的第一门控电路123被配置为使全局写入驱动器120中的第一全局写入驱动器121能够生成全局写入信号GW1和补码全局写入信号GWB1。在关于图2的全局写入驱动器120的实施例以及关于图3的时间段M2的实施例中讨论了关于生成全局写入信号GW1和补码全局写入信号GW1B的更多细节，这些细节在此不再赘述。
在操作S530中，在写入第一组G1中的存储器库BK1～BK2之一的写入过程期间，控制电路140暂停时钟信号CKD2的振荡(例如时钟信号CKD2固定在地电平)，以便通过第二门控电路124禁用第二全局写入驱动器122。在这种情况下，与第二全局写入驱动器122连接的第二对写入数据布线W2a和W2b上的电压电平维持在地电平。
在操作S540中，在写入第二组G2中的存储器库BK3～BK4之一的写入过程期间，控制电路140提供振荡的时钟信号CKD2以触发全局写入驱动器120中的第二全局写入驱动器122，以根据写入数据信号WD生成全局写入信号GW2和补码全局写入信号GW2B。当时钟信号CKD2振荡时，全局写入驱动器120中的第二门控电路124被配置为使全局写入驱动器120中的第二全局写入驱动器122能够生成全局写入信号GW2和补码全局写入信号GWB2。在关于图2的全局写入驱动器120的实施例以及关于图3的时间段M3的实施例中讨论了关于生成全局写入信号GW2和补码全局写入信号GW2B的更多细节，这些细节在此不再赘述。
在操作S550中，在写入第二组G2中的存储器库BK3～BK4之一的写入过程期间，控制电路140暂停时钟信号CKD1的振荡(例如时钟信号CKD1固定在地电平)，以便通过第一门控电路123禁用第一全局写入驱动器121。在这种情况下，与第一全局写入驱动器121连接的第一对写入数据布线W1a和W1b上的电压电平维持在地电平。
在一些实施例中，一种器件包括多个存储器库、第一对写入数据布线、第二对写入数据布线和全局写入电路。第一对写入数据布线连接到存储器库中的第一组。第二对写入数据布线连接到存储器库中的第二组。全局写入电路被配置为接收第一时钟信号和第二时钟信号。响应于第一时钟信号，全局写入电路生成第一全局写入信号和第一补码全局写入信号，该第一全局写入信号和第一补码全局写入信号通过第一对写入数据布线发送到存储器库中的第一组。响应于第二时钟信号，全局写入电路生成第二全局写入信号和第二补码全局写入信号，该第二全局写入信号和第二补码全局写入信号通过第二对写入数据布线发送到存储器库中的第二组。
在一些实施例中，该器件还包括控制电路和数据锁存器。控制电路被配置为将第一时钟信号、第二时钟信号和写入数据信号提供给全局写入电路。数据锁存器耦合在控制电路和全局写入电路之间，数据锁存器被配置为存储写入数据信号。
在一些实施例中，全局写入电路包括第一全局写入驱动器和第二全局写入驱动器。第一全局写入驱动器耦合在数据锁存器和第一对写入数据布线之间。第一全局写入驱动器被配置为根据存储在数据锁存器中的写入数据信号来生成第一全局写入信号和第一补码全局写入信号。第二全局写入驱动器耦合在数据锁存器和第二对写入数据布线之间。第二全局写入驱动器被配置为根据存储在数据锁存器中的写入数据信号来生成第二全局写入信号和第二补码全局写入信号。
在一些实施例中，全局写入电路还包括第一门控电路和第二门控电路。第一门控电路与第一全局写入驱动器耦合。响应于第一时钟信号被暂停振荡，第一门控电路被配置为禁用第一全局写入驱动器并将第一对写入数据布线维持在地电平。第二门控电路与第二全局写入驱动器耦合。响应于第二时钟信号被暂停振荡，第二门控电路被配置为禁用第二全局写入驱动器并将第二对写入数据布线维持在地电平。
在一些实施例中，响应于第一时钟信号振荡，第一门控电路被配置为使第一全局写入驱动器生成第一全局写入信号和第一补码全局写入信号。响应于第二时钟信号振荡，第二门控电路被配置为使第二全局写入驱动器生成第二全局写入信号和第二补码全局写入信号。
在一些实施例中，在对存储器库中的第一组中的一个存储器库的第一写入过程期间，控制电路提供振荡的第一时钟信号以及悬置的第二时钟信号。在对存储器库中的第二组中的一个存储器库的第二写入过程期间，控制电路提供悬置的第一时钟信号以及振荡的第二时钟信号。
在一些实施例中，该器件还包括NOR逻辑门，耦合在控制电路和数据锁存器之间。NOR逻辑门被配置为根据第一时钟信号和第二时钟信号生成第三时钟信号。第三时钟信号被配置为触发数据锁存器。
在一些实施例中，存储器库中的第一组包括相对邻近全局写入电路设置的N个存储器库。存储器库中的第二组包括相对远离全局写入电路设置的其他N个存储器库，N是大于1的正整数。
在一些实施例中，存储器库中的第一组包括相对临近全局写入电路设置的M+1个存储器库。存储器库中的第二组包括相对远离全局写入电路设置的其他M个存储器库。M是大于1的正整数。
在一些实施例中，该器件还包括存储器库中的第三组以及第三对写入数据布线。第三对写入数据布线连接到存储器库中的第三组。全局写入电路还被配置为接收第三时钟信号。响应于第三时钟信号，全局写入电路生成第三全局写入信号和第三补码全局写入信号，该第三全局写入信号和第三补码全局写入信号通过第三对写入数据布线发送到存储器库中的第三组。
在一些实施例中，一种电路包括控制电路、第一全局写入驱动器和第二全局写入驱动器。控制电路被配置为提供第一时钟信号、第二时钟信号和写入数据信号。第一全局写入驱动器与第一对写入数据布线耦合。第一全局写入驱动器被配置为响应于第一时钟信号，根据写入数据信号生成第一全局写入信号和第一补码全局写入信号。第一全局写入信号和第一补码全局写入信号通过第一对写入数据布线发送到多个存储器库中的第一组。第二全局写入驱动器与第二对写入数据布线耦合。第二全局写入驱动器被配置为响应于第二时钟信号，根据写入数据信号生成第二全局写入信号和第二补码全局写入信号。第二全局写入信号和第二补码全局写入信号通过第二对写入数据布线发送到存储器库中的第二组。
在一些实施例中，该电路还包括数据锁存器，与控制电路耦合。数据锁存器被配置为存储写入数据信号。第一全局写入驱动器被配置为根据存储在数据锁存器中的写入数据信号来生成第一全局写入信号和第一补码全局写入信号。第二全局写入驱动器被配置为根据存储在数据锁存器中的写入数据信号来生成第二全局写入信号和第二补码全局写入信号。
在一些实施例中，该电路还包括NOR逻辑门，耦合在控制电路和数据锁存器之间。NOR逻辑门被配置为根据第一时钟信号和第二时钟信号生成第三时钟信号。第三时钟信号被配置为触发数据锁存器。
在一些实施例中，该电路还包括第一门控电路和第二门控电路。第一门控电路与第一全局写入驱动器耦合。响应于第一时钟信号被暂停振荡，第一门控电路被配置为禁用第一全局写入驱动器并将第一对写入数据布线维持在地电平。第二门控电路与第二全局写入驱动器耦合。响应于第二时钟信号被暂停振荡，第二门控电路被配置为禁用第二全局写入驱动器并将第二对写入数据布线维持在地电平。
在一些实施例中，响应于第一时钟信号振荡，第一门控电路被配置为使第一全局写入驱动器生成第一全局写入信号和第一补码全局写入信号。响应于第二时钟信号振荡，第二门控电路被配置为使第二全局写入驱动器生成第二全局写入信号和第二补码全局写入信号。
在一些实施例中，在对存储器库中的第一组中的一个存储器库的第一写入过程期间，控制电路提供振荡的第一时钟信号以及悬置的第二时钟信号。在对存储器库中的第二组中的一个存储器库的第二写入过程期间，控制电路提供悬置的第一时钟信号以及振荡的第二时钟信号。
在一些实施例中，一种方法包括以下步骤。在对多个存储器库中的第一组的第一写入过程期间，提供第一时钟信号以触发第一全局写入驱动器来根据写入数据信号生成第一全局写入信号和第一补码全局写入信号。第一全局写入信号和第一补码全局写入信号通过第一对写入数据布线发送到第一组中的存储器库。在对存储器库中的第二组的第二写入过程期间，提供第二时钟信号以触发第二全局写入驱动器来根据写入数据信号生成第二全局写入信号和第二补码全局写入信号。第二全局写入信号和第二补码全局写入信号通过第二对写入数据布线发送到第二组中的存储器库。
在一些实施例中，在第一写入过程期间，第一时钟信号被振荡提供，并且第二时钟信号被暂停振荡。在第二写入过程期间，第一时钟信号被暂停振荡，并且第二时钟信号被振荡提供。
在一些实施例中，该方法还包括以下步骤。在第一写入过程期间，第二全局写入驱动器被禁用。在第二写入过程期间，第一全局写入驱动器被禁用。
在一些实施例中，该方法还包括以下步骤。在第一写入过程期间，第二对写入数据布线被维持在地电平。在第二写入过程期间，第一对写入数据布线被维持在地电平。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种存储器器件，包括：多个存储器库；第一对写入数据布线，连接到所述存储器库中的第一组；第二对写入数据布线，连接到所述存储器库中的第二组；以及全局写入电路，被配置为接收第一时钟信号和第二时钟信号，其中：响应于所述第一时钟信号，所述全局写入电路生成第一全局写入信号和第一补码全局写入信号，所述第一全局写入信号和所述第一补码全局写入信号通过所述第一对写入数据布线发送到所述存储器库中的第一组，响应于所述第二时钟信号，所述全局写入电路生成第二全局写入信号和第二补码全局写入信号，所述第二全局写入信号和所述第二补码全局写入信号通过所述第二对写入数据布线发送到所述存储器库中的第二组。
示例2是示例1所述的器件，还包括：控制电路，被配置为将所述第一时钟信号、所述第二时钟信号和写入数据信号提供给所述全局写入电路；以及数据锁存器，耦合在所述控制电路和所述全局写入电路之间，所述数据锁存器被配置为存储所述写入数据信号。
示例3是示例2所述的器件，其中，所述全局写入电路包括：第一全局写入驱动器，耦合在所述数据锁存器和所述第一对写入数据布线之间，其中，所述第一全局写入驱动器被配置为根据存储在所述数据锁存器中的所述写入数据信号来生成所述第一全局写入信号和所述第一补码全局写入信号；以及第二全局写入驱动器，耦合在所述数据锁存器和所述第二对写入数据布线之间，其中，所述第二全局写入驱动器被配置为根据存储在所述数据锁存器中的所述写入数据信号来生成所述第二全局写入信号和所述第二补码全局写入信号。
示例4是示例3所述的器件，其中，所述全局写入电路还包括：第一门控电路，与所述第一全局写入驱动器耦合，响应于所述第一时钟信号被暂停振荡，所述第一门控电路被配置为禁用所述第一全局写入驱动器并将所述第一对写入数据布线维持在地电平；以及第二门控电路，与所述第二全局写入驱动器耦合，响应于所述第二时钟信号被暂停振荡，所述第二门控电路被配置为禁用所述第二全局写入驱动器并将所述第二对写入数据布线维持在地电平。
示例5是示例4所述的器件，其中：响应于所述第一时钟信号振荡，所述第一门控电路被配置为使所述第一全局写入驱动器生成所述第一全局写入信号和所述第一补码全局写入信号；以及响应于所述第二时钟信号振荡，所述第二门控电路被配置为使所述第二全局写入驱动器生成所述第二全局写入信号和所述第二补码全局写入信号。
示例6是示例2所述的器件，其中：在对所述存储器库中的第一组中的一个存储器库的第一写入过程期间，所述控制电路提供振荡的所述第一时钟信号以及悬置的所述第二时钟信号，以及在对所述存储器库中的第二组中的一个存储器库的第二写入过程期间，所述控制电路提供悬置的所述第一时钟信号以及振荡的所述第二时钟信号。
示例7是示例2所述的器件，还包括：NOR逻辑门，耦合在所述控制电路和所述数据锁存器之间，其中，所述NOR逻辑门被配置为根据所述第一时钟信号和所述第二时钟信号生成第三时钟信号，所述第三时钟信号被配置为触发所述数据锁存器。
示例8是示例1所述的器件，其中，所述存储器库中的第一组包括相对邻近所述全局写入电路设置的N个存储器库，并且所述存储器库中的第二组包括相对远离所述全局写入电路设置的其他N个存储器库，N是大于或等于2的正整数。
示例9是示例1所述的器件，其中，所述存储器库中的第一组包括相对临近所述全局写入电路设置的M+1个存储器库，并且所述存储器库中的第二组包括相对远离所述全局写入电路设置的其他M个存储器库，M是大于或等于1的正整数。
示例10是示例1所述的器件，还包括：所述存储器库中的第三组：以及第三对写入数据布线，连接到所述存储器库中的第三组，其中，所述全局写入电路还被配置为接收第三时钟信号，响应于所述第三时钟信号，所述全局写入电路生成第三全局写入信号和第三补码全局写入信号，所述第三全局写入信号和所述第三补码全局写入信号通过所述第三对写入数据布线发送到所述存储器库中的第三组。
示例11是一种存储器电路，包括：控制电路，被配置为提供第一时钟信号、第二时钟信号和写入数据信号；第一全局写入驱动器，与第一对写入数据布线耦合，其中，所述第一全局写入驱动器被配置为响应于所述第一时钟信号，根据所述写入数据信号生成第一全局写入信号和第一补码全局写入信号，所述第一全局写入信号和所述第一补码全局写入信号通过所述第一对写入数据布线发送到多个存储器库中的第一组；以及第二全局写入驱动器，与第二对写入数据布线耦合，其中，所述第二全局写入驱动器被配置为响应于所述第二时钟信号，根据所述写入数据信号生成第二全局写入信号和第二补码全局写入信号，所述第二全局写入信号和所述第二补码全局写入信号通过所述第二对写入数据布线发送到所述存储器库中的第二组。
示例12是示例11所述的电路，还包括：数据锁存器，与所述控制电路耦合，所述数据锁存器被配置为存储所述写入数据信号，其中，所述第一全局写入驱动器被配置为根据存储在所述数据锁存器中的所述写入数据信号来生成所述第一全局写入信号和所述第一补码全局写入信号，并且所述第二全局写入驱动器被配置为根据存储在所述数据锁存器中的所述写入数据信号来生成所述第二全局写入信号和所述第二补码全局写入信号。
示例13是示例12所述的电路，还包括：NOR逻辑门，耦合在所述控制电路和所述数据锁存器之间，其中，所述NOR逻辑门被配置为根据所述第一时钟信号和所述第二时钟信号生成第三时钟信号，所述第三时钟信号被配置为触发所述数据锁存器。
示例14是示例11所述的电路，还包括：第一门控电路，与所述第一全局写入驱动器耦合，响应于所述第一时钟信号被暂停振荡，所述第一门控电路被配置为禁用所述第一全局写入驱动器并将所述第一对写入数据布线维持在地电平；以及第二门控电路，与所述第二全局写入驱动器耦合，响应于所述第二时钟信号被暂停振荡，所述第二门控电路被配置为禁用所述第二全局写入驱动器并将所述第二对写入数据布线维持在地电平。
示例15是示例14所述的电路，其中：响应于所述第一时钟信号振荡，所述第一门控电路被配置为使所述第一全局写入驱动器生成所述第一全局写入信号和所述第一补码全局写入信号，以及响应于所述第二时钟信号振荡，所述第二门控电路被配置为使所述第二全局写入驱动器生成所述第二全局写入信号和所述第二补码全局写入信号。
示例16是示例11所述的电路，其中：在对所述存储器库中的第一组中的一个存储器库的第一写入过程期间，所述控制电路提供振荡的所述第一时钟信号以及悬置的所述第二时钟信号，以及在对所述存储器库中的第二组中的一个存储器库的第二写入过程期间，所述控制电路提供悬置的所述第一时钟信号以及振荡的所述第二时钟信号。
示例17是一种用于存储器的方法，包括；在对多个存储器库中的第一组的第一写入过程期间，提供第一时钟信号以触发第一全局写入驱动器来根据写入数据信号生成第一全局写入信号和第一补码全局写入信号，所述第一全局写入信号和所述第一补码全局写入信号通过第一对写入数据布线发送到所述第一组中的存储器库；以及在对所述存储器库中的第二组的第二写入过程期间，提供第二时钟信号以触发第二全局写入驱动器来根据所述写入数据信号生成第二全局写入信号和第二补码全局写入信号，所述第二全局写入信号和所述第二补码全局写入信号通过第二对写入数据布线发送到所述第二组中的存储器库。
示例18是示例17所述的方法，其中：在所述第一写入过程期间，所述第一时钟信号被振荡提供，并且所述第二时钟信号被暂停振荡，以及在所述第二写入过程期间，所述第一时钟信号被暂停振荡，并且所述第二时钟信号被振荡提供。
示例19是示例17所述的方法，还包括：在所述第一写入过程期间，禁用所述第二全局写入驱动器；以及在所述第二写入过程期间，禁用所述第一全局写入驱动器。
示例20是示例17所述的方法，还包括：在所述第一写入过程期间，将所述第二对写入数据布线维持在地电平；以及在所述第二写入过程期间，将所述第一对写入数据布线维持在地电平。

Claims (10)

1.一种存储器器件，包括：
多个存储器库；
第一对写入数据布线，连接到所述存储器库中的第一组；
第二对写入数据布线，连接到所述存储器库中的第二组；以及
全局写入电路，被配置为接收第一时钟信号和第二时钟信号，其中：
响应于所述第一时钟信号，所述全局写入电路生成第一全局写入信号和第一补码全局写入信号，所述第一全局写入信号和所述第一补码全局写入信号通过所述第一对写入数据布线发送到所述存储器库中的第一组，
响应于所述第二时钟信号，所述全局写入电路生成第二全局写入信号和第二补码全局写入信号，所述第二全局写入信号和所述第二补码全局写入信号通过所述第二对写入数据布线发送到所述存储器库中的第二组。
2.根据权利要求1所述的器件，还包括：
控制电路，被配置为将所述第一时钟信号、所述第二时钟信号和写入数据信号提供给所述全局写入电路；以及
数据锁存器，耦合在所述控制电路和所述全局写入电路之间，所述数据锁存器被配置为存储所述写入数据信号。
3.根据权利要求2所述的器件，其中，所述全局写入电路包括：
第一全局写入驱动器，耦合在所述数据锁存器和所述第一对写入数据布线之间，其中，所述第一全局写入驱动器被配置为根据存储在所述数据锁存器中的所述写入数据信号来生成所述第一全局写入信号和所述第一补码全局写入信号；以及
第二全局写入驱动器，耦合在所述数据锁存器和所述第二对写入数据布线之间，其中，所述第二全局写入驱动器被配置为根据存储在所述数据锁存器中的所述写入数据信号来生成所述第二全局写入信号和所述第二补码全局写入信号。
4.根据权利要求3所述的器件，其中，所述全局写入电路还包括：
第一门控电路，与所述第一全局写入驱动器耦合，响应于所述第一时钟信号被暂停振荡，所述第一门控电路被配置为禁用所述第一全局写入驱动器并将所述第一对写入数据布线维持在地电平；以及
第二门控电路，与所述第二全局写入驱动器耦合，响应于所述第二时钟信号被暂停振荡，所述第二门控电路被配置为禁用所述第二全局写入驱动器并将所述第二对写入数据布线维持在地电平。
5.根据权利要求4所述的器件，其中：
响应于所述第一时钟信号振荡，所述第一门控电路被配置为使所述第一全局写入驱动器生成所述第一全局写入信号和所述第一补码全局写入信号；以及
响应于所述第二时钟信号振荡，所述第二门控电路被配置为使所述第二全局写入驱动器生成所述第二全局写入信号和所述第二补码全局写入信号。
6.根据权利要求2所述的器件，其中：
在对所述存储器库中的第一组中的一个存储器库的第一写入过程期间，所述控制电路提供振荡的所述第一时钟信号以及悬置的所述第二时钟信号，以及
在对所述存储器库中的第二组中的一个存储器库的第二写入过程期间，所述控制电路提供悬置的所述第一时钟信号以及振荡的所述第二时钟信号。
7.根据权利要求2所述的器件，还包括：
NOR逻辑门，耦合在所述控制电路和所述数据锁存器之间，其中，所述NOR逻辑门被配置为根据所述第一时钟信号和所述第二时钟信号生成第三时钟信号，所述第三时钟信号被配置为触发所述数据锁存器。
8.根据权利要求1所述的器件，其中，所述存储器库中的第一组包括相对邻近所述全局写入电路设置的N个存储器库，并且所述存储器库中的第二组包括相对远离所述全局写入电路设置的其他N个存储器库，N是大于或等于2的正整数。
9.一种存储器电路，包括：
控制电路，被配置为提供第一时钟信号、第二时钟信号和写入数据信号；
第一全局写入驱动器，与第一对写入数据布线耦合，其中，所述第一全局写入驱动器被配置为响应于所述第一时钟信号，根据所述写入数据信号生成第一全局写入信号和第一补码全局写入信号，所述第一全局写入信号和所述第一补码全局写入信号通过所述第一对写入数据布线发送到多个存储器库中的第一组；以及
第二全局写入驱动器，与第二对写入数据布线耦合，其中，所述第二全局写入驱动器被配置为响应于所述第二时钟信号，根据所述写入数据信号生成第二全局写入信号和第二补码全局写入信号，所述第二全局写入信号和所述第二补码全局写入信号通过所述第二对写入数据布线发送到所述存储器库中的第二组。
10.一种用于存储器的方法，包括；
在对多个存储器库中的第一组的第一写入过程期间，提供第一时钟信号以触发第一全局写入驱动器来根据写入数据信号生成第一全局写入信号和第一补码全局写入信号，所述第一全局写入信号和所述第一补码全局写入信号通过第一对写入数据布线发送到所述第一组中的存储器库；以及
在对所述存储器库中的第二组的第二写入过程期间，提供第二时钟信号以触发第二全局写入驱动器来根据所述写入数据信号生成第二全局写入信号和第二补码全局写入信号，所述第二全局写入信号和所述第二补码全局写入信号通过第二对写入数据布线发送到所述第二组中的存储器库。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114255793A (zh) * 2020-11-20 2022-03-29 台湾积体电路制造股份有限公司 存储器器件的写入电路
KR102667531B1 (ko) * 2022-02-21 2024-05-22 주식회사 피델릭스 메모리 뱅크들 간의 데이터 독출 시간차를 저감하는 반도체 메모리 장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900006293B1 (ko) 1987-06-20 1990-08-27 삼성전자 주식회사 씨모오스 디램의 데이터 전송회로
JP2002140890A (ja) 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置
US8190808B2 (en) 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
KR20120121225A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 칩을 멀티테스트하기 위한 장치 및 방법
US8976607B2 (en) * 2013-03-05 2015-03-10 Qualcomm Incorporated High-speed memory write driver circuit with voltage level shifting features
KR102220749B1 (ko) * 2014-03-14 2021-03-02 에스케이하이닉스 주식회사 반도체 장치
US9804931B2 (en) 2014-04-25 2017-10-31 Rambus Inc. Memory mirroring utilizing single write operations
EP3931704B1 (en) 2019-02-25 2024-01-24 Marvell Asia Pte, Ltd. Accelerating access to memory banks in a data storage system
CN114255793A (zh) * 2020-11-20 2022-03-29 台湾积体电路制造股份有限公司 存储器器件的写入电路

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