KR102220749B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 특히 입출력라인의 타이밍 스큐(Timing Skew)를 개선할 수 있도록 하는 기술이다. 이러한 본 발명은 물리적인 위치에 따라 제 1그룹의 뱅크와 제 2그룹의 뱅크로 구분되고, 라이트 글로벌 입출력 라인을 통해 인가된 복수의 라이트 데이터를 입력받아, 리드 스트로브 동작을 제어하기 위한 복수의 리드 제어신호를 생성하는 복수의 뱅크, 라이트 동작을 제어하기 위한 복수의 라이트 인에이블신호를 생성하고, 라이트 글로벌 입출력 라인에 인가된 복수의 라이트 데이터의 지연 시간을 서로 상이하게 제어하여 복수의 뱅크로 출력하는 라이트부 및 복수의 뱅크로부터 리드된 복수의 리드 데이터의 지연 시간을 각 뱅크별로 서로 상이하게 제어하여 리드 글로벌 입출력 라인으로 출력하고, 복수의 리드 제어신호를 제 1그룹의 뱅크와 제 2그룹의 뱅크별로 구분하고 조합하는 리드부를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 입출력라인의 타이밍 스큐(Timing Skew)를 개선할 수 있도록 하는 기술이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다. 이에 따라, 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.
DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
DDR 동기식 메모리 장치는 내부적으로 멀티-비트(multi-bit)를 한꺼번에 처리하는 멀티비트 프리패치 방식을 사용한다. 멀티비트 프리패치 방식은 순차적으로 입력되는 데이터를 데이터 스트로브 신호에 동기시켜 병렬로 정렬시킨다. 이후에, 외부 클럭신호에 동기되어 입력되는 라이트명령에 의해 정렬된 멀티비트의 데이터를 한꺼번에 메모리 셀 어레이에 저장하는 방식을 말한다.
일반적으로, 디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 장치의 사이즈가 장변으로 길어지는 경우 메모리 뱅크가 나란히 일렬로 배치되어야 한다. 이러한 경우 물리적으로 라이트 글로벌 입출력라인(WGIO; Write Global IO), 리드 글로벌 입출력라인(RGIO; Read Global IO)의 배선 길이가 길어지게 된다. 이에 따라, 각 메모리 뱅크에서 타이밍 스큐(Timing Skew)가 커지게 되고 고주파 동작 특성에 악영향을 미치게 된다.
본 발명은 각 뱅크별로 라이트 글로벌 입출력라인(WGIO; Write Global IO), 리드 글로벌 입출력라인(RGIO; Read Global IO)의 타이밍 스큐(Timing Skew)를 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 라이트 동작을 제어하기 위한 복수의 라이트 인에이블신호를 생성하는 라이트 제어부; 라이트 글로벌 입출력 라인을 통해 인가되는 복수의 라이트 데이터의 지연 시간을 서로 상이하게 제어하는 라이트 지연부; 및 복수의 라이트 인에이블신호에 응답하여 동작하고, 물리적인 위치에 따라 서로 다른 지연 시간을 갖는 복수의 라이트 데이터를 수신하되, 제 1그룹의 뱅크와 제 2그룹의 뱅크로 구분되는 복수의 뱅크를 포함하고, 라이트 지연부는 복수의 라이트 데이터의 지연시간을 상이하게 제어하여 제 1그룹의 뱅크로 출력하며, 라이트 제어부를 기준으로 하여 레이아웃 상에서 상부 영역에 배치되는 제 1그룹의 라이트 지연부; 및 복수의 라이트 데이터의 지연시간을 상이하게 제어하여 제 2그룹의 뱅크로 출력하며, 라이트 제어부를 기준으로 하여 레이아웃 상에서 하부 영역에 배치되는 제 2그룹의 라이트 지연부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 물리적인 위치에 따라 제 1그룹의 뱅크와 제 2그룹의 뱅크로 구분되고, 리드 스트로브 동작을 제어하기 위한 복수의 리드 제어신호를 생성하는 복수의 뱅크; 복수의 뱅크로부터 리드된 복수의 리드 데이터의 지연 시간을 각 뱅크별로 서로 상이하게 제어하여 리드 글로벌 입출력 라인으로 출력하는 리드 지연부; 복수의 리드 제어신호를 상기 제 1그룹의 뱅크와 제 2그룹의 뱅크별로 구분하여 조합하는 리드신호 조합부; 및 리드신호 조합부의 출력을 조합하여 조합신호를 출력하는 조합부를 포함하고, 리드신호 조합부는 제 1그룹의 뱅크로부터 인가되는 리드 제어신호를 조합하여 상부 스트로브 인에이블신호를 출력하는 제 1그룹의 리드신호 조합부; 및 제 2그룹의 뱅크로부터 인가되는 리드 제어신호를 조합하여 하부 스트로브 인에이블신호를 출력하는 제 2그룹의 리드신호 조합부를 포함하고, 제 1그룹의 리드신호 조합부는 제 1그룹의 뱅크에서 출력되는 리드 제어신호의 배선 라인을 레이아웃 상에서 최상위 위치에 배치된 첫 번째 뱅크의 상부 에지 영역까지 위치하도록 하여 플라이-바이 데이지 체인 형태로 조합한다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 물리적인 위치에 따라 제 1그룹의 뱅크와 제 2그룹의 뱅크로 구분되고, 라이트 글로벌 입출력 라인을 통해 인가된 복수의 라이트 데이터를 입력받고, 리드 스트로브 동작을 제어하기 위한 복수의 리드 제어신호를 생성하는 복수의 뱅크; 라이트 동작을 제어하기 위한 복수의 라이트 인에이블신호를 생성하고, 라이트 글로벌 입출력 라인에 인가된 복수의 라이트 데이터의 지연 시간을 서로 상이하게 제어하여 상기 복수의 뱅크로 출력하는 라이트부; 및 복수의 뱅크로부터 리드된 복수의 리드 데이터의 지연 시간을 각 뱅크별로 서로 상이하게 제어하여 리드 글로벌 입출력 라인으로 출력하고, 복수의 리드 제어신호를 상기 제 1그룹의 뱅크와 상기 제 2그룹의 뱅크별로 구분하고 조합하는 리드부를 포함하고, 리드부는 제 1그룹의 뱅크로부터 인가되는 리드 제어신호를 조합하여 상부 스트로브 인에이블신호를 출력하는 제 1그룹의 리드신호 조합부; 및 제 2그룹의 뱅크로부터 인가되는 리드 제어신호를 조합하여 하부 스트로브 인에이블신호를 출력하는 제 2그룹의 리드신호 조합부를 포함하고, 제 1그룹의 리드신호 조합부는 제 1그룹의 뱅크에서 출력되는 리드 제어신호의 배선 라인을 레이아웃 상에서 최상위 위치에 배치된 첫 번째 뱅크의 상부 에지 영역까지 위치하도록 하여 플라이-바이 데이지 체인 형태로 조합한다.
본 발명은 각 뱅크별로 라이트 글로벌 입출력라인(WGIO; Write Global IO), 리드 글로벌 입출력라인(RGIO; Read Global IO)의 타이밍 스큐(Timing Skew)를 줄여 저전력 고주파 동작에 있어서 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 리드 동작시 각 뱅크별로 리드 글로벌 입출력 라인에 리드 데이터를 전달하는 시간이 다름을 설명하기 위한 도면.
도 3은 본 발명의 실시예에 있어서 리드 동작시 각 뱅크별로 리드 글로벌 입출력 라인의 지연 매칭을 제어하는 동작을 설명하기 위한 레이아웃 개념도.
도 4 및 도 5는 본 발명의 실시예에서 타이밍 스큐가 개선된 것을 보여주기 위한 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는, 주변 회로부(100), 라이트 제어부(200), 라이트 지연부(300, 320), 복수의 뱅크 B0~B7, 리드 지연부(400, 420), 리드신호 조합부(500, 520), 조합부(540), 제 1RGIO(Read Global IO) 정렬부(600) 및 제 2RGIO 정렬부(620)를 포함한다.
그리고, 본 발명의 실시예에서 라이트 제어부(200)와 라이트 지연부(300, 320)의 구성은 "라이트부"로 지칭되고, 리드 지연부(400, 420), 리드신호 조합부(500, 520), 조합부(540), 제 1RGIO(Read Global IO) 정렬부(600) 및 제 2RGIO 정렬부(620)는 "리드부"로 지칭된다.
여기서, 라이트 제어부(200)는 주변 회로부(100)로부터 인가되는 어드레스 ADD, 클록 CLK 및 제어신호 CON에 따라 라이트 동작을 제어하기 위한 라이트 인에이블신호 BWEN_BK0~BWEN_BK7를 복수의 뱅크 B0~B7로 출력한다. 본 발명의 실시예에서는 설명의 편의를 위해 뱅크 B0~B7의 개수를 8개로 설명하지만, 본 발병의 실시예는 이에 한정되는 것이 아니며 뱅크의 개수는 제한되지 않는다.
그리고, 각 뱅크 B0~B7는 라이트 글로벌 입출력(Write Global IO) 라인 WGIO을 통해 라이트 데이터 WGIO_BK0~WGIO_BK7를 입력받는다. 라이트 지연부(300, 320)는 라이트 데이터 WGIO_BK0~WGIO_BK7의 지연시간을 각 뱅크 B0~B7 별로 상이하게 지연하여 출력한다.
이러한 라이트 지연부(300, 320)는 제 1그룹의 라이트 지연부(300)와, 제 2그룹의 라이트 지연부(320)로 구분될 수 있다. 여기서, 제 1그룹의 라이트 지연부(300)는 라이트 제어부(200)를 기준으로 하여 레이아웃 상에서 상부 영역에 배치된 지연부들 WD0~WD3을 나타낸다. 그리고, 제 2그룹의 라이트 지연부(320)는 라이트 제어부(200)를 기준으로 하여 레이아웃 상에서 하부 영역에 배치된 지연부들 WD4~WD7을 나타낸다.
그리고, 라이트 제어부(200)는 제 1그룹의 라이트 지연부(300)와, 제 2그룹의 라이트 지연부(320)를 구분하는 기준이 된다. 그리고, 라이트 제어부(200)는 레이아웃 상에서 라이트 글로벌 입출력(Write Global IO) 라인 WGIO의 센터 영역 주변에 배치된다.
즉, 제 1그룹의 뱅크 B0~B3와 연결된 위치에 있는 라이트 글로벌 입출력(Write Global IO) 라인 WGIO을 상부 라이트 글로벌 라인이라 가정한다. 그리고, 제 2그룹의 뱅크 B4~B7와 연결된 위치에 있는 라이트 글로벌 입출력(Write Global IO) 라인 WGIO을 하부 라이트 글로벌 라인이라 가정한다. 그리고, 라이트 글로벌 입출력(Write Global IO) 라인 WGIO은 주변 회로부(100)를 기준으로 하여 수직 방향으로 배치되는 것을 정방향이라고 가정한다.
그러면, 라이트 제어부(200)는 레이아웃 상에서 상부 라이트 글로벌 라인과 하부 라이트 글로벌 라인의 길이가 동일하거나 유사해 질 수 있도록 구분되는 센터 영역에 배치될 수 있다. 즉, 상부의 라이트 지연부(300)와 하부의 라이트 지연부(320)가 물리적으로 대칭을 이루도록 라이트 제어부(200)를 센터 영역에 배치한다.
주변 회로부(100)로부터 제 1그룹의 뱅크 B0~B3에 라이트 데이터 WGIO_BK0~WGIO_BK3가 전달되는 경우를 가정한다. 그러면, 주변 회로부(100)와 물리적으로 가장 가깝게 배치된 뱅크 B0에 라이트 데이터 WGIO_BK0가 가장 빠르게 전달된다. 반면에, 주변 회로부(100)와 물리적으로 가장 멀리 배치된 뱅크 B3에 라이트 데이터 WGIO_BK3가 가장 느리게 전달된다.
그리고, 주변 회로부(100)로부터 제 2그룹의 뱅크 B4~B7에 라이트 데이터 WGIO_BK4~WGIO_BK7가 전달되는 경우를 가정한다. 그러면, 주변 회로부(100)와 가장 가깝게 배치된 뱅크 B4에 라이트 데이터 WGIO_BK4가 가장 빠르게 전달된다. 반면에, 주변 회로부(100)와 가장 멀리 배치된 뱅크 B7에 라이트 데이터 WGIO_BK7가 가장 느리게 전달된다.
이러한 경우 라이트 동작시 라이트 글로벌 입출력 라인 WGIO을 통해 인가되는 라이트 데이터 WGIO_BK4~WGIO_BK7와 라이트 인에이블신호 BWEN_BK0~BWEN_BK7 간의 타이밍 마진 차이가 발생하게 된다. 이에 따라, 라이트 지연부(300, 320)의 지연 회로를 통해 각각의 뱅크 B0~B7 별로 타이밍 스큐(Timing Skew)를 보상할 수 있도록 한다.
예를 들어, 제 1그룹의 지연부들 WD0~WD3 중 주변 회로부(100)와 가장 가깝게 배치된 지연부 WD0가 가장 긴 지연시간을 갖도록 한다. 반면에, 지연부들 WD0~WD3 중 주변 회로부(100)와 가장 멀게 배치된 지연부 WD3가 가장 짧은 지연시간을 갖도록 한다. 이러한 경우 뱅크 B0~B3와 주변 회로부(100)와의 거리에 상관없이 라이트 데이터 WGIO_BK0~WGIO_BK3가 동일한 타이밍에 제 1그룹의 뱅크 B0~B3에 전달될 수 있도록 한다.
또한, 제 2그룹의 지연부들 WD4~WD7 중 주변 회로부(100)와 가장 가깝게 배치된 지연부 WD4가 가장 긴 지연시간을 갖도록 한다. 반면에, 지연부들 WD4~WD7 중 주변 회로부(100)와 가장 멀게 배치된 지연부 WD7가 가장 짧은 지연시간을 갖도록 한다. 이러한 경우 뱅크 B4~B7와 주변 회로부(100)와의 거리에 상관없이 라이트 데이터 WGIO_BK4~WGIO_BK7가 동일한 타이밍에 제 2그룹의 뱅크 B4~B7에 전달될 수 있도록 한다.
또한, 본 발명의 다른 실시예에서는 전체 지연부들 중 WD0~WD7 중 첫 번째 지연부 WD0가 가장 긴 지연 시간을 갖도록 하고, 순차적으로 지연시간이 짧아지도록 하여, 마지막 지연부 WD7가 가장 짧은 지연 시간을 갖도록 제어할 수도 있다. 즉, 가장 하단의 라이트 데이터 WGIO_BK7 전달 시간과 지연시간이 일치될 수 있도록 지연부 WD0~WD7의 지연 시간을 조정한다.
본 발명의 실시예에서는 라이트 지연부(300, 320)의 구성이 각 뱅크 B0~B7의 외부에 형성된 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 라이트 지연부(300, 320)의 구성은 각 뱅크 B0~B7의 내부에 형성될 수도 있다.
그리고, 복수의 뱅크 B0~B7는 제 1그룹의 뱅크 B0~B3와, 제 2그룹의 뱅크 B4~B7로 구분될 수 있다. 라이트 제어부(200)는 어드레스 ADD, 클록 CLK 및 제어신호 CON를 제 1그룹의 뱅크 B0~B3와, 제 2그룹의 뱅크 B4~B7로 구분하여 제공한다.
여기서, 제 1그룹의 뱅크 B0~B3는 라이트 제어부(200), 조합부(540), 제 1GIO(Read Global IO) 정렬부(600)를 기준으로 하여 레이아웃 상에서 상부 영역에 배치된다. 그리고, 제 2그룹의 뱅크 B4~B7는 라이트 제어부(200), 조합부(540), 제 1RGIO(Read Global IO) 정렬부(600)를 기준으로 하여 레이아웃 상에서 하부 영역에 배치된다.
또한, 리드 지연부(400, 420)는 복수의 뱅크 B0~B7로부터 리드된 리드 데이터 RGIO_BK0~RGIO_BK7의 지연시간을 각 뱅크 B0~B7 별로 상이하게 지연한다. 그리고, 리드 지연부(400, 420)는 리드 데이터 RGIO_BK0~RGIO_BK7를 리드 글로벌 입출력(Read Global IO) 라인 RGIO으로 출력한다. 이에 따라, 리드 동작시 각 뱅크 B0~B7와 리드 글로벌 입출력 라인 RGIO 사이에 발생하는 타이밍 스큐를 보상할 수 있도록 한다.
이러한 리드 지연부(400, 420)는 제 1그룹의 리드 지연부(400)와, 제 2그룹의 리드 지연부(420)로 구분될 수 있다. 여기서, 제 1그룹의 리드 지연부(400)는 조합부(540)를 기준으로 하여 레이아웃 상에서 상부 영역에 배치된 지연부들 RD0~RD3을 나타낸다. 그리고, 제 2그룹의 리드 지연부(420)는 조합부(540)를 기준으로 하여 레이아웃 상에서 하부 영역에 배치된 지연부들 RD4~RD7을 나타낸다.
또한, 제 1그룹의 리드 지연부(400)는 제 1그룹의 뱅크 B0~B3와 일대일 대응되어 연결된다. 그리고, 제 2그룹의 리드 지연부(420)는 제 2그룹의 뱅크 B4~B7와 일대일 대응되어 연결된다.
본 발명의 실시예에서는 리드 지연부(400, 420)의 구성이 각 뱅크 B0~B7의 외부에 형성된 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 리드 지연부(400, 420)의 구성은 각 뱅크 B0~B7의 내부에 형성될 수도 있다.
그리고, 각 뱅크 B0~B7는 리드 스트로브 동작을 제어하기 위한 리드 제어신호 IOSTB_BK0~IOSTB_BK7를 생성한다. 각 뱅크 B0~B7에서 생성된 리드 제어신호 IOSTB_BK0~IOSTB_BK7는 리드신호 조합부(500, 520)로 출력된다.
여기서, 리드신호 조합부(500, 520)는 리드 제어신호 IOSTB_BK0~IOSTB_BK7의 활성화 상태를 감지하여 조합부(540)로 출력한다. 여기서, 리드신호 조합부(500, 520)는 제 1그룹의 리드신호 조합부(500)와, 제 2그룹의 리드신호 조합부(520)로 구분될 수 있다.
여기서, 제 1그룹의 리드신호 조합부(500)는 제 1그룹의 뱅크 B0~B3로부터 인가되는 리드 제어신호 IOSTB_BK0~IOSTB_BK3를 조합하여 상부 스트로브 인에이블신호 UP를 조합부(540)로 출력한다. 그리고, 제 2그룹의 리드신호 조합부(520)는 제 2그룹의 뱅크 B4~B7로부터 인가되는 리드 제어신호 IOSTB_BK4~IOSTB_BK7를 조합하여 하부 스트로브 인에이블신호 DN를 조합부(540)로 출력한다.
이러한 리드신호 조합부(500)는 리드 제어신호 IOSTB_BK0~IOSTB_BK3를 논리조합하는 복수의 오아게이트 OR1~OR3를 포함한다. 여기서, 오아게이트 OR1는 리드 제어신호 IOSTB_BK0, IOSTB_BK1를 오아연산한다. 그리고, 오아게이트 OR2는 리드 제어신호 IOSTB_BK2, IOSTB_BK3를 오아연산한다. 또한, 오아게이트 OR3는 오아게이트 OR1, OR2의 출력을 오아 연산하여 상부 스트로브 인에이블신호 UP를 출력한다.
이러한 리드신호 조합부(500)는 복수의 리드 제어신호 IOSTB_BK0~IOSTB_BK3 중 적어도 어느 하나의 신호가 하이 레벨로 활성화된 경우 상부 스트로브 인에이블신호 UP를 하이 레벨로 활성화시켜 출력한다.
또한, 리드신호 조합부(520)는 리드 제어신호 IOSTB_BK4~IOSTB_BK7를 논리조합하는 복수의 오아게이트 OR4~OR6를 포함한다. 여기서, 오아게이트 OR4는 리드 제어신호 IOSTB_BK4, IOSTB_BK5를 오아연산한다. 그리고, 오아게이트 OR5는 리드 제어신호 IOSTB_BK6, IOSTB_BK7를 오아연산한다. 또한, 오아게이트 OR6는 오아게이트 OR4, OR5의 출력을 오아 연산하여 하부 스트로브 인에이블신호 DN를 출력한다.
이러한 리드신호 조합부(520)는 복수의 리드 제어신호 IOSTB_BK4~IOSTB_BK7 중 적어도 어느 하나의 신호가 하이 레벨로 활성화된 경우 하부 스트로브 인에이블신호 DN를 하이 레벨로 활성화시켜 출력한다.
또한, 조합부(540)는 리드신호 조합부(500, 520)로부터 인가되는 상부 스트로브 인에이블신호 UP와 하부 스트로브 인에이블신호 DN를 논리연산하여 조합신호 SUM를 출력한다. 여기서, 조합부(540)는 오아게이트 OR7를 포함한다. 오아게이트 OR7는 상부 스트로브 인에이블신호 UP와 하부 스트로브 인에이블신호 DN를 오아연산하여 조합신호 SUM를 출력한다.
이러한 조합부(540)는 상부 스트로브 인에이블신호 UP와 하부 스트로브 인에이블신호 DN 중 적어도 어느 하나의 신호가 하이 레벨로 활성화된 경우 조합신호 SUM를 하이 레벨로 활성화시켜 출력한다.
그리고, 조합부(540)는 제 1그룹의 리드신호 조합부(500)와, 제 2그룹의 리드신호 조합부(520)를 구분하는 기준이 된다. 그리고, 조합부(540)는 레이아웃 상에서 리드 글로벌 입출력(Read Global IO) 라인 RGIO의 센터 영역에 배치된다.
즉, 제 1그룹의 리드신호 조합부(500)로부터 리드 데이터 RGIO_BK0~RGIO_BK3를 입력받는 리드 글로벌 입출력(Read Global IO) 라인 RGIO을 상부 리드 글로벌 라인이라 가정한다. 그리고, 제 2그룹의 리드신호 조합부(520)로부터 리드 데이터 RGI4_BK0~RGIO_BK7를 입력받는 리드 글로벌 입출력(Read Global IO) 라인 RGIO을 하부 리드 글로벌 라인이라 가정한다. 그리고, 리드 글로벌 입출력(Read Global IO) 라인 RGIO이 주변 회로부(100)를 기준으로 하여 수직 방향으로 배치되는 것을 정방향이라고 가정한다.
그러면, 조합부(540)는 레이아웃 상에서 상부 리드 글로벌 라인(GU)과 하부 리드 글로벌 라인(GD)의 길이가 동일하거나 유사해 질 수 있도록 구분되는 센터 영역에 배치될 수 있다.
즉, 상부의 리드신호 조합부(500)와 하부의 리드신호 조합부(520)가 물리적으로 대칭을 이루도록 조합부(540)를 센터 영역에 배치한다. 이러한 경우 상부의 리드신호 조합부(500)에서 출력되는 상부 스트로브 인에이블신호 UP의 출력라인과, 하부의 리드신호 조합부(520)에서 출력되는 하부 스트로브 인에이블신호 DN의 출력라인의 길이가 물리적인 대칭을 이루도록 한다. 상부의 리드신호 조합부(500)와 하부의 리드신호 조합부(520)가 물리적으로 대칭을 이루도록 조합부(540)를 센터 영역에 배치한다.
또한, 제 1RGIO(Read Global IO) 정렬부(600)와 제 2RGIO 정렬부(620)는 리드 글로벌 입출력(Read Global IO) 라인 RGIO을 통해 인가되는 리드 데이터 RGIO_BK0~RGIO_BK7를 정렬하여 주변 회로부(100)로 출력한다. 즉, 1차적으로 중앙에서 제 1RGIO 정렬부(600)를 통해 하부 그룹의 리드 데이터 RGIO_BK0~RGIO_BK3를 먼저 정렬하고, 2차적으로 주변 회로부(100) 부근에서 제 2RGIO 정렬부(620)를 통해 전체 그룹의 리드 데이터 RGIO_BK4~RGIO_BK7를 정렬한다.
여기서, 제 1RGIO(Read Global IO) 정렬부(600)는 하부 스트로브 인에이블신호 DN에 대응하여 하부 리드 글로벌 라인에 인가된 리드 데이터 RGIO_BK4~RGIO_BK7를 정렬한다. 그리고, 제 2RGIO(Read Global IO) 정렬부(620)는 조합신호 SUM에 대응하여 상부 리드 글로벌 라인에 인가된 리드 데이터 RGIO_BK0~RGIO_BK3과, 제 1RGIO 정렬부(600)를 통해 인가된 리드 데이터 RGIO_BK4~RGIO_BK7를 정렬하여 주변 회로부(100)로 출력한다.
예를 들어, 제 1RGIO 정렬부(600)는 하부 스트로브 인에이블신호 DN에 대응하여 하부 그룹인 4개의 리드 데이터 RGIO_BK0~RGIO_BK3를 우선 정렬한다. 그리고, 제 2RGIO 정렬부(620)는 조합신호 SUM에 대응하여 제 1RGIO 정렬부(600)로부터 인가된 4개의 리드 데이터 RGIO_BK0~RGIO_BK3와, 상부 리드 글로벌 라인에 인가된 4개의 리드 데이터 RGIO_BK4~RGIO_BK7를 합하여, 총 8개의 리드 데이터 RGIO_BK4~RGIO_BK7를 전체적으로 다시 정렬하여 주변 회로부(100)로 출력한다.
이러한 제 2RGIO(Read Global IO) 정렬부(620)는 주변 회로부(100)에 인접하도록 배치된다. 그리고, 제 1RGIO 정렬부(600)는 레이아웃 상에서 상부 리드 글로벌 라인 (GU)과 하부 리드 글로벌 라인(GD)의 길이가 동일하거나 유사해 질 수 있도록 구분되는 센터 영역에 배치될 수 있다. 즉, 상부의 리드 글로벌 라인(GU)과 하부의 리드 글로벌 라인(GD)이 물리적으로 대칭을 이루도록 제 1RGIO 정렬부(600)를 센터 영역에 배치한다.
도 2는 리드 동작시 각 뱅크별로 리드 글로벌 입출력 라인 RGIO에 리드 데이터를 전달하는 시간이 다름을 설명하기 위한 도면이다.
통상적인 경우에는 상부에 배치된 뱅크 B0에서 리드 데이터 RGIO_BK0를 리드 글로벌 입출력 라인 RGIO에 전달하는 시간(tD_BK0)이 가장 빠르다. 반면에, 물리적으로 하부에 배치된 뱅크 B7에서 리드 데이터 RGIO_BK7를 리드 글로벌 입출력 라인 RGIO에 전달하는 시간(tD_BK7)이 가장 느리다. 즉, 각 뱅크의 배치가 물리적으로 거리 차이가 나는 경우 리드 동작 측면에서 가장 워스트(Worst) 한 타이밍 스큐(Timning Skew)가 발생할 수 있다.
이렇게 각 뱅크에서 데이터 전달 타이밍이 상이한 경우 뱅크 인터리브 리드 동작의 tCCD(CAS to CAS Delay time) 파라미터 값을 열화 시킬 수 있다. 이러한 경우 리드 글로벌 입출력 라인 RGIO의 특성 열화를 초래하게 되어 반도체 장치의 고속 동작이 어려워지게 된다.
따라서, 본 발명의 실시예는 저전력 반도체 장치(예를 들어, LPDDR4)와 같이 플래너(Plannar) 타입 스택 패키지를 지원하는 메모리 제품에서 칩 사이즈가 장변으로 길어지는 경우에 적용될 수 있다. 즉, 각 뱅크의 배치에 따른 물리적인 지연 스큐를 조절한다.
이러한 본 발명의 실시예는 각 뱅크별로 라이트 글로벌 입출력 라인 WGIO과 리드 글로벌 입출력 라인 RGIO의 타이밍 스큐(Timing Skew)를 보상할 수 있도록 하는 지연부를 포함한다. 즉, 한 방향으로 길게 배열된 입출력(IO) 신호들의 스큐를 맞추기 위해 라이트 글로벌 입출력 라인 WGIO과 리드 글로벌 입출력 라인 RGIO의 스트로브 신호들을 정렬하기 위한 지연 요소들을 포함한다.
특히, 리드 동작시 상부의 리드신호 조합부(500)와 하부의 리드신호 조합부(520)가 물리적으로 대칭을 이루도록 조합부(540)를 센터 영역에 배치한다. 이러한 배치 구조를 플라이-바이 구조(Fly-by scheme) 라 지칭한다. 즉, 각 뱅크에서 독출된 데이터들을 데이터 체인 구조의 논리 회로를 통하여 중앙에서 정렬하고 이후에 2차적으로 정렬된 독출 데이터를 정렬하는 구조를 갖는다.
도 3은 본 발명의 실시예에 있어서 리드 동작시 각 뱅크별로 리드 글로벌 입출력 라인 RGIO의 지연 매칭(Delay Matching)을 제어하는 동작을 설명하기 위한 레이아웃 개념도이다.
본 발명의 실시예는 리드신호 조합부(500)를 제 1그룹의 뱅크 B0~B3와 제 2그룹의 뱅크 B4~B7 사이의 센터 영역에 위치하도록 한다. 그리고, 제 1그룹의 뱅크 B0~B3에서 출력되는 리드 제어신호 IOSTB_BK0~IOSTB_BK3의 배선 라인을 레이아웃 상에서 최상위 위치에 배치된 첫 번째 뱅크 B0의 상부 에지 영역 (UE)까지 위치하도록 하여 플라이-바이 데이지 체인(Daisy Chain) 형태로 조합한다. 이러한 경우 제 1그룹의 뱅크 B0~B3의 물리적 위치가 각각 다르더라도 동일한 타이밍에 조합신호 SUM가 활성화되도록 한다.
여기서, 데이지 체인은 컴퓨터 구조에서 사용되는 용어로 최우선 순위를 기초로 하여 모든 장치를 직렬로 연결하는 방식을 의미한다. 여기서도 데이지 체인은 컴퓨터 구조에서와 동일하게 제 1그룹의 뱅크 B0~B3에서 출력되는 리드 제어신호 IOSTB_BK0~IOSTB_BK3가 서로 꼬리에 꼬리를 무는 방식으로 지연 타이밍이 조정되는 의미로 사용된다.
또한, 본 발명의 실시예는 리드신호 조합부(520)를 제 1그룹의 뱅크 B0~B3와 제 2그룹의 뱅크 B4~B7 사이의 센터 영역에 위치하도록 한다. 그리고, 제 2그룹의 뱅크 B4~B7에서 출력되는 리드 제어신호 IOSTB_BK4~IOSTB_BK7의 배선 라인을 레이아웃 상에서 최하위 위치에 배치된 뱅크 B7의 하부 에지 영역 (DE)까지 위치하도록 하여 플라이-바이 데이지 체인(Daisy Chain) 형태로 조합한다. 이러한 경우 제 2그룹의 뱅크 B4~B7의 물리적 위치가 각각 다르더라도 동일한 타이밍에 조합신호 SUM가 활성화되도록 한다.
여기서, 데이지 체인은 컴퓨터 구조에서 사용되는 용어로 최우선 순위를 기초로 하여 모든 장치를 직렬로 연결하는 방식을 의미한다. 여기서도 데이지 체인은 컴퓨터 구조에서와 동일하게 제 2그룹의 뱅크 B4~B7에서 출력되는 리드 제어신호 IOSTB_BK4~IOSTB_BK7가 서로 꼬리에 꼬리를 무는 방식으로 지연 타이밍이 조정되는 의미로 사용된다.
최근에 메모리 시스템의 동작 속도가 증가함에 따라 신호 선의 구조 (topology)는 고속 동작에 적합하도록 변화하여 왔다. 본 발명의 실시예에서는 플라이 바이(fly-by) 구조로서, 리드신호 조합부(500, 520)의 구조는 데이지 체인 형태로 채널을 구성한다. 그리고, 리드신호 조합부(500, 520)는 짧은 스텁(stub)을 통해 각각의 로딩에 연결되는 형태로 임피던스의 매칭을 통해 신호 선의 특성을 개선시킨다.
또한, 오아게이트 OR3, OR6에 전달된 신호는 상부 스트로브 인에이블신호 UP와 하부 스트로브 인에이블신호 DN를 통해 뱅크 B0~B7의 중앙영역에 배치된 조합부(540)에서 다시 조합된다. 제 1그룹의 뱅크 B0~B3에서 출력된 (A)~(D) 신호는 물리적인 위치가 각각 상이함에도 불구하고 모두 동일한 타이밍에 상부 스트로브 인에이블신호 UP로서 조합부(540)로 출력된다. 그리고, 제 2그룹의 뱅크 B4~B7에서 출력된 (E)~(H) 신호는 물리적인 위치가 각각 상이함에도 불구하고 모두 동일한 타이밍에 하부 스트로브 인에이블신호 DN로서 조합부(540)로 출력된다.
이러한 경우 모든 뱅크 B0~B7에서 개별적으로 생성된 리드 제어신호 IOSTB_BK0~IOSTB_BK7에서 펄스 타이밍의 지연 차이가 거의 발생하지 않는다. 또한, 제 1RGIO 정렬부(600)는 제 2그룹의 뱅크 B4~B7에서 출력된 데이터를 리드 글로벌 입출력 라인 RGIO에서 다시 한번 정렬한다.
즉, 제 1RGIO 정렬부(600)는 하부 스트로브 인에이블신호 DN에 응답하여 리드 제어신호 IOSTB_BK4~IOSTB_BK7를 하부 리드 글로벌 라인(GD)에서 일차적으로 정렬한다. 제 1RGIO 정렬부(600)는 하부 리드 글로벌 라인(GD)에서 리드 제어신호 IOSTB_BK4~IOSTB_BK7가 각각 인가되는 하부 리드 글로벌 라인(GD)의 물리적인 위치에 따라 발생하는 지연 시간(tD0~tD3)의 차이를 보상한다.
그리고, 제 2RGIO 정렬부(620)는 상부 스트로브 인에이블신호 UP와 하부 스트로브 인에이블신호 DN에 응답하여 모든 리드 제어신호 IOSTB_BK0~IOSTB_BK7를 상부 리드 글로벌 라인(GU)에서 이차적으로 정렬한다. 제 2RGIO 정렬부(620)는 상부 리드 글로벌 라인(GU)에서 리드 제어신호 IOSTB_BK0~IOSTB_BK3가 각각 인가되는 상부 리드 글로벌 라인(GU)의 물리적인 위치에 따라 발생하는 지연 시간(tD0~tD3)의 차이를 보상한다. 이러한 경우 각 뱅크 B0~B7의 물리적 배치 구조에 대응하는 리드 글로벌 입출력 라인 RGIO의 타이밍 스큐를 없앨 수 있다.
도 4 및 도 5는 본 발명의 실시예에서 타이밍 스큐가 개선된 것을 보여주기 위한 타이밍도이다. 도 4는 라이트 동작 모드시 종래기술에 비해 타이밍 스큐가 줄어든 것을 나타내는 도면이고, 도 5는 리드 동작 모드시 종래기술에 비해 타이밍 스큐가 줄어든 것을 나타내는 도면이다.
도 4를 참조하면, 종래기술에서는 뱅크 B0에 대응하는 라이트 글로벌 입출력라인(WGIO@BK0)과, 뱅크 B7에 대응하는 라이트 글로벌 입출력라인(WGIO@BK7)의 지연 타이밍 스큐는 매우 큰 것을 알 수 있다. 하지만, 본 발명의 실시예에서는 뱅크 B0에 대응하는 라이트 글로벌 입출력라인(WGIO@BK0)과, 뱅크 B7에 대응하는 라이트 글로벌 입출력라인(WGIO@BK7)의 지연 타이밍 스큐가 없어진 것을 알 수 있다.
또한, 도 5를 참조하면, 종래기술에서는 뱅크 B0에 대응하는 리드 글로벌 입출력라인(RGIO@BK0)과, 뱅크 B7에 대응하는 리드 글로벌 입출력라인(RGIO@BK7)의 지연 타이밍 스큐는 매우 큰 것을 알 수 있다. 하지만, 본 발명의 실시예에서는 뱅크 B0에 대응하는 리드 글로벌 입출력라인(RGIO@BK0)과, 뱅크 B7에 대응하는 리드 글로벌 입출력라인(RGIO@BK7)의 지연 타이밍 스큐가 없어진 것을 알 수 있다.

Claims (26)

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  6. 물리적인 위치에 따라 제 1그룹의 뱅크와 제 2그룹의 뱅크로 구분되고, 리드 스트로브 동작을 제어하기 위한 복수의 리드 제어신호를 생성하는 복수의 뱅크;
    상기 복수의 뱅크로부터 리드된 복수의 리드 데이터의 지연 시간을 각 뱅크별로 서로 상이하게 제어하여 리드 글로벌 입출력 라인으로 출력하는 리드 지연부;
    상기 복수의 리드 제어신호를 상기 제 1그룹의 뱅크와 상기 제 2그룹의 뱅크별로 구분하여 조합하는 리드신호 조합부; 및
    상기 리드신호 조합부의 출력을 조합하여 조합신호를 출력하는 조합부를 포함하고,
    상기 리드신호 조합부는
    상기 제 1그룹의 뱅크로부터 인가되는 리드 제어신호를 조합하여 상부 스트로브 인에이블신호를 출력하는 제 1그룹의 리드신호 조합부; 및
    상기 제 2그룹의 뱅크로부터 인가되는 리드 제어신호를 조합하여 하부 스트로브 인에이블신호를 출력하는 제 2그룹의 리드신호 조합부를 포함하고,
    상기 제 1그룹의 리드신호 조합부는
    상기 제 1그룹의 뱅크에서 출력되는 리드 제어신호의 배선 라인을 레이아웃 상에서 최상위 위치에 배치된 첫 번째 뱅크의 상부 에지 영역까지 위치하도록 하여 플라이-바이 데이지 체인 형태로 조합하는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,상기 리드 지연부는
    상기 제 1그룹의 뱅크에서 출력된 리드 데이터의 지연 시간을 제어하고, 상기 조합부를 기준으로 하여 레이아웃 상에서 상부 영역에 배치되는 제 1그룹의 리드 지연부; 및
    상기 제 2그룹의 뱅크에서 출력된 리드 데이터의 지연 시간을 제어하고, 상기 조합부를 기준으로 하여 레이아웃 상에서 하부 영역에 배치되는 제 2그룹의 리드 지연부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 조합부는 상기 복수의 리드 제어신호 중 적어도 어느 하나의 신호가 활성화된 경우 상기 조합신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 조합부는
    레이아웃 상에서 상기 제 1그룹의 뱅크와 상기 제 2그룹의 뱅크 영역 사이의 센터 영역에 배치되는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제 1그룹의 리드신호 조합부는
    상기 제 1그룹의 뱅크로부터 인가되는 리드 제어신호 중 적어도 어느 하나의 신호가 활성화된 경우 상기 상부 스트로브 인에이블 신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제 2그룹의 리드신호 조합부는
    상기 제 2그룹의 뱅크로부터 인가되는 리드 제어신호 중 적어도 어느 하나의 신호가 활성화된 경우 상기 하부 스트로브 인에이블 신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제 1그룹의 리드신호 조합부는 레이아웃 상에서 상기 제 1그룹의 뱅크와 상기 제 2그룹의 뱅크 영역 사이의 센터 영역에 배치되는 것을 특징으로 하는 반도체 장치.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제 2그룹의 리드신호 조합부는 상기 제 1그룹의 뱅크와 상기 제 2그룹의 뱅크 영역 사이의 센터 영역에 배치되는 것을 특징으로 하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제 2그룹의 리드신호 조합부는
    상기 제 2그룹의 뱅크에서 출력되는 리드 제어신호의 배선 라인을 레이아웃 상에서 최하위 위치에 배치된 마지막 번째 뱅크의 하부 에지 영역까지 위치하도록 하여 플라이-바이 데이지 체인 형태로 조합하는 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 리드 글로벌 입출력 라인에 전달된 상기 복수의 리드 데이터를 정렬하는 RGIO 정렬부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 정렬부는
    상기 리드신호 조합부 중 제 2그룹의 리드신호 조합부로부터 인가되는 하부 스트로브 인에이블신호에 응답하여 제 2그룹의 리드 지연부의 출력 데이터를 정렬하는 제 1RGIO 정렬부; 및
    상기 조합신호에 응답하여 상기 제 1그룹의 리드 지연부의 출력 데이터와, 상기 제 1RGIO 정렬부의 출력 데이터를 정렬하는 제 2RGIO 정렬부를 포함하는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 제 1RGIO 정렬부는 레이아웃 상에서 상기 리드 글로벌 입출력 라인의 센터 영역에 배치되는 것을 특징으로 하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 제 2RGIO 정렬부는 주변 회로부의 주변에 배치되는 것을 특징으로 하는 반도체 장치.
  21. 물리적인 위치에 따라 제 1그룹의 뱅크와 제 2그룹의 뱅크로 구분되고, 라이트 글로벌 입출력 라인을 통해 인가된 복수의 라이트 데이터를 입력받고, 리드 스트로브 동작을 제어하기 위한 복수의 리드 제어신호를 생성하는 복수의 뱅크;
    라이트 동작을 제어하기 위한 복수의 라이트 인에이블신호를 생성하고, 라이트 글로벌 입출력 라인에 인가된 복수의 라이트 데이터의 지연 시간을 서로 상이하게 제어하여 상기 복수의 뱅크로 출력하는 라이트부; 및
    상기 복수의 뱅크로부터 리드된 복수의 리드 데이터의 지연 시간을 각 뱅크별로 서로 상이하게 제어하여 리드 글로벌 입출력 라인으로 출력하고, 상기 복수의 리드 제어신호를 상기 제 1그룹의 뱅크와 상기 제 2그룹의 뱅크별로 구분하고 조합하는 리드부를 포함하고,
    상기 리드부는
    상기 제 1그룹의 뱅크로부터 인가되는 리드 제어신호를 조합하여 상부 스트로브 인에이블신호를 출력하는 제 1그룹의 리드신호 조합부; 및
    상기 제 2그룹의 뱅크로부터 인가되는 리드 제어신호를 조합하여 하부 스트로브 인에이블신호를 출력하는 제 2그룹의 리드신호 조합부를 포함하고,
    상기 제 1그룹의 리드신호 조합부는
    상기 제 1그룹의 뱅크에서 출력되는 리드 제어신호의 배선 라인을 레이아웃 상에서 최상위 위치에 배치된 첫 번째 뱅크의 상부 에지 영역까지 위치하도록 하여 플라이-바이 데이지 체인 형태로 조합하는 것을 특징으로 하는 반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21항에 있어서, 상기 라이트부는
    상기 복수의 라이트 인에이블신호를 생성하는 라이트 제어부; 및
    물리적인 위치에 따라 상기 복수의 라이트 데이터의 지연 시간을 서로 상이하게 제어하는 라이트 지연부를 포함하는 것을 특징으로 하는 반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서, 상기 라이트 제어부는
    레이아웃 상에서 상기 제 1그룹의 뱅크와 상기 제 2그룹의 뱅크가 구분되도록 상기 라이트 글로벌 입출력 라인의 센터 영역 주변에 배치되는 것을 특징을 하는 반도체 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21항에 있어서, 상기 리드부는
    상기 복수의 리드 데이터의 지연 시간을 각 뱅크별로 서로 상이하게 제어하여 상기 리드 글로벌 입출력 라인으로 출력하는 리드 지연부; 및
    상기 리드신호 조합부의 출력을 조합하여 조합신호를 출력하는 조합부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24항에 있어서, 상기 조합부는
    레이아웃 상에서 상기 제 1그룹의 뱅크와 상기 제 2그룹의 뱅크 영역 사이의 센터 영역에 배치되는 것을 특징으로 하는 반도체 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24항에 있어서, 상기 리드부는
    상기 리드신호 조합부 중 제 2그룹의 리드신호 조합부로부터 인가되는 하부 스트로브 인에이블신호에 응답하여 제 2그룹의 리드 지연부의 출력 데이터를 정렬하는 제 1RGIO 정렬부; 및
    상기 조합신호에 응답하여 상기 제 1그룹의 리드 지연부의 출력 데이터와, 상기 제 1RGIO 정렬부의 출력 데이터를 정렬하는 제 2RGIO 정렬부를 포함하는 것을 특징으로 하는 반도체 장치.
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