KR20080082885A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 뱅크 내에서 각각 메모리 영역을 구비한 제 1 및 제 2 데이터 저장/처리영역을 구비하고, 상기 제 1 및 제 2 데이터 저장/처리영역이 데이터 입출력을 위한 회로부 및 데이터 전송을 위한 신호 라인을 공유할 수 있도록 구성된다.
뱅크, 컬럼 어드레스, IOSA, LIO

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 회로기술에 관한 것으로서, 특히 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 SDR(Single Data Rate DRAM), DDR(Double Data Rate DRAM), DDR2, DDR3와 같이 데이터 저장용량이 증가함은 물론이고, 데이터 처리 능력 또한 발전하고 있다.
상기 SDR, DDR, DDR2, DDR3와 같이 기술이 진보될 때마다 한번의 컬럼 동작에 따라 메모리 셀로부터 읽어내거나 메모리 셀에 써넣어야 하는 데이터의 비트수가 2배씩 증가하게 된다. 상기 컬럼 동작은 활성화된 워드 라인과 만나는 비트 라인을 선택하여 데이터를 읽거나 쓰는 동작을 말한다.
상기 컬럼 동작에 따른 데이터의 비트수가 2배 증가하므로 이를 위해 데이터를 입출력하기 위한 신호라인은 물론이고, 컬럼 동작을 제어하기 위한 회로구성 또한 2배로 증가하게 된다.
반도체 메모리 장치는 비트 라인(Bit Line)과 워드 라인(Word Line)에 연결된 트랜지스터로 이루어진 메모리 셀, 그리고 메모리 셀에 데이터를 쓰거나 메모리 셀의 데이터를 읽어내는 회로로 이루어진 뱅크(Bank)와, 반도체 메모리 장치 외부에서 입력된 데이터를 상기 뱅크에 입력시키거나 상기 뱅크에서 출력된 데이터를 반도체 메모리 장치 외부로 출력하기 위한 주변 회로를 구비한다.
상기 뱅크의 수는 반도체 메모리 장치의 메모리 용량에 따라 달라질 수 있다.
종래의 기술에 따른 반도체 메모리 장치 예를 들어, X16 DDR3의 경우, 도 1에 도시 된 바와 같이, 하나의 뱅크가 8개의 소 영역(Octet0 ~ Octet7)으로 구분된다.
상기 8개의 소 영역(Octet0 ~ Octet7)은 동일하게 구성되며, 그 중 하나(Octet0)는 셀 영역(11), 컬럼 제어부(12) 및 아이오 센스앰프(이하, IOSA)(13)를 구비한다.
상기 컬럼 제어부(12)는 컬럼 제어신호(YAE)를 입력 받아 컬럼 선택신호(CY<i>)를 생성한다.
상기 IOSA(13)는 로컬 아이오 라인(LIOT/LIOB)의 데이터를 감지 증폭하여 글로벌 아이오 라인(GIO_0)을 통해 출력한다.
상술한 종래기술의 동작을 도 2를 참조하여 설명하면 다음과 같다.
리드 명령(Read)이 입력되면 정해진 시간이 경과된 후 컬럼 제어신호(YAE)가 발생된다.
상기 소 영역(Octet0 ~ Octet7)의 컬럼 제어부(12)가 상기 컬럼 제어신호(YAE)를 소정시간 지연시켜 컬럼 선택신호(CY<i>)를 각각의 셀 영역(11)으로 출 력한다.
상기 소 영역(Octet0 ~ Octet7)의 셀 영역(11)에 기록된 데이터가 각각의 로컬 아이오 라인(LIOT/LIOB), IOSA(13)을 통해 각각의 글로벌 아이오 라인(GIO_0 ~ GIO_7)으로 동시에 전송된다.
상기 글로벌 아이오 라인(GIO_0 ~ GIO_7)의 데이터는 스트로브 신호(DQS)에 따라 패드(PAD)(도시 생략)를 통해 반도체 메모리 장치 외부로 출력된다.
상술한 종래기술에 따르면, 8개의 소 영역(Octet0 ~ Octet7)은 각각 로컬 아이오 라인(LIOT/LIOB), 컬럼 제어부(12) 및 아이오 센스앰프(13)를 구비하며, 글로벌 아이오 라인(GIO_0 ~ GIO_7) 또한 소 영역(Octet0 ~ Octet7)별로 구비되어야 한다.
상술한 바와 같이, 종래의 기술에 따른 반도체 메모리 장치는 소 영역 별로 신호라인 및 컬럼 제어부 등의 구성이 별도로 구비되어야 하므로 회로 설계 및 레이아웃 설계를 매우 어렵게 한다. 또한 반도체 메모리 기술의 발전에 따라 동일하거나 더욱 작은 면적에서 기존에 비해 큰 메모리 용량과 뛰어나 데이터 처리능력이 요구되므로 상술한 회로 설계 및 레이아웃 설계 문제는 더욱 심화될 것이다.
본 발명은 회로 설계를 쉽게 하고 레이아웃 마진을 증가시킬 수 있도록 한 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치는 뱅크 내에서 각각 메모리 영역을 구비한 제 1 및 제 2 데이터 저장/처리영역을 구비하고, 상기 제 1 및 제 2 데이터 저장/처리영역이 데이터 입출력을 위한 회로부 및 데이터 전송을 위한 신호 라인을 공유할 수 있도록 구성됨을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 복수개의 소 영역으로 구분된 메모리 뱅크; 상기 복수개의 소 영역 중 두 개 단위로 이루어진 소 영역 쌍이 공유하며, 상기 소 영역 쌍의 데이터 입출력을 처리하는 데이터 입출력 회로부; 및 상기 소 영역 쌍이 공유하며, 상기 소 영역 쌍의 데이터를 상기 데이터 입출력 회로부 또는 상기 메모리 뱅크 외부로 전송하기 위한 신호 라인을 구비함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 신호 라인과 데이터 입출력 관련 구성을 절반으로 줄일 수 있으므로 레이아웃 마진이 늘어 회로설계 및 레이아웃 설계가 용이해지는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치는 도 3에 도시 된 바와 같이, 하나의 뱅크가 8개의 소 영역(Octet0 ~ Octet7)으로 구분된다.
상기 소 영역(Octet0 ~ Octet7) 중 두개의 소 영역이 한 쌍을 이루어 로컬 아이오 라인(LIOT/LIOB), 컬럼 제어부(120), IOSA(130) 및 글로벌 아이오 라인(GIO_04, GIO_15, GIO_26, GIO_37)을 공유한다.
상기 소 영역(Octet0 ~ Octet7) 중 한 쌍을 이룬 두개의 소 영역을 소 영역 쌍이라 한다. 상기 소 영역(Octet0 ~ Octet7)이 8개 이므로 Octet0, Octet4, Octet1, Octet5, Octet2, Octet6, Octet3, Octet7 순으로 배치한다. 상기 소 영역 쌍은 서로 인접한 소 영역 두개를 묶어 제 1 내지 제 4 소 영역 쌍(Octet0/Octet4, Octet1/Octet5, Octet2/Octet6, Octet3/Octet7)으로 정의할 수 있다.
상기 소 영역(Octet0 ~ Octet7) 중 두개를 한 쌍으로 묶기 위해서는 한 쌍으로 묶인 두개의 소 영역 간에 데이터를 읽거나 쓸 때 2 클럭(CLK)의 타이밍 차이가 필요하다. DDR3 DRAM의 스펙(Spec)에는 상기 제 1 내지 제 4 소 영역 쌍(Octet0/Octet4, Octet1/Octet5, Octet2/Octet6, Octet3/Octet7) 각각의 두 소 영역 간에 데이터를 읽거나 쓸 때 2 클럭(CLK)의 타이밍 차이가 존재한다. 따라서 제 1 내지 제 4 소 영역 쌍을 각각 Octet0/Octet4, Octet1/Octet5, Octet2/Octet6, Octet3/Octet7로 정의한 것이다.
상기 글로벌 아이오 라인(GIO_04, GIO_15, GIO_26, GIO_37)은 각각 자신을 공유하는 소 영역에 맞도록 번호를 부여한 것이다. 예를 들어, 글로벌 아이오 라인(GIO_04)은 소 영역(Octet0)의 번호(0)와 소 영역(Octet4)의 번호(4)를 부여한 것이다.
상기 글로벌 아이오 라인(GIO_04, GIO_15, GIO_26, GIO_37)은 제 1 내지 제 4 소 영역 쌍(Octet0/Octet4, Octet1/Octet5, Octet2/Octet6, Octet3/Octet7)의 아이오 센스앰프(130) 각각에 연결된다.
상기 제 1 내지 제 4 소 영역 쌍(Octet0/Octet4, Octet1/Octet5, Octet2/Octet6, Octet3/Octet7)의 구성은 동일하므로, 그 중 제 1 소 영역 쌍(Octet0/Octet4)의 구성을 설명하면 다음과 같다.
상기 제 1 소 영역 쌍(Octet0/Octet4)은 제 1 및 제 2 셀 영역(11-1, 11-2), 로컬 아이오 라인(LIOT/LIOB), 컬럼 제어부(120) 및 IOSA(130)를 구비한다.
상기 로컬 아이오 라인(LIOT/LIOB)은 상기 제 1 소 영역 쌍(Octet0/Octet4) 각각의 내부 아이오 라인(SIOT/SIOB)과 공통 연결된다.
상기 IOSA(130)는 상기 로컬 아이오 라인(LIOT/LIOB)과 연결되어 상기 로컬 아이오 라인(LIOT/LIOB)에 실린 데이터를 감지 증폭하여 상기 글로벌 아이오 라인(GIO_04)으로 전송한다.
상기 컬럼 제어부(120)는 컬럼 제어신호(YAE)와 컬럼 어드레스(CA<2>)를 입력 받아 서로 다른 타이밍에 제 1 및 제 2 컬럼 선택신호(CY<i>, CY<j>)를 생성하도록 구성된다. 상기 컬럼 어드레스(CA<2>)는 소 영역(Octet0~3)과 소 영역(Octet4~7)을 선택하기 위해 사용되는 어드레스이다. 즉, 소 영역(Octet0~3)을 선택하는 경우 컬럼 어드레스(CA<2>)는 로우 레벨(논리값 0)이 되고, 소 영역(Octet4~7)을 선택하는 경우 컬럼 어드레스(CA<2>)는 하이 레벨(논리값 1)이 된다.
상기 컬럼 제어부(120)는 도 4에 도시 된 바와 같이, 컬럼 어드레스(CA<2>)를 입력 받는 제 1 인버터(IV10), 컬럼 제어신호(YAE)와 상기 제 1 인버터(IV10)의 출력을 입력 받는 제 1 낸드 게이트(ND11), 상기 제 1 낸드 게이트(ND11)의 출력을 입력 받는 제 2 인버터(IV11), 상기 제 2 인버터(IV11)의 출력을 정해진 시간동안 지연시켜 제 1 컬럼 선택신호(CY<i>)를 출력하는 제 1 지연소자(DL1), 상기 컬럼 제어신호(YAE)와 상기 컬럼 어드레스(CA<2>)를 입력 받는 제 2 낸드 게이트(ND12), 상기 제 2 낸드 게이트(ND12)의 출력을 입력 받는 제 3 인버터(IV12) 및 상기 제 3 인버터(IV12)의 출력을 정해진 시간동안 지연시켜 상기 제 2 컬럼 선택신호(CY<j>)를 출력하는 제 2 지연소자(DL2)를 구비한다.
상기 도 4에 도시 된 컬럼 제어부(120)는 컬럼 제어신호(YAE)가 하이 레벨이고 컬럼 어드레스(CA<2>)가 로우 레벨인 구간동안 제 1 컬럼 선택신호(CY<i>)를 하이 레벨로 발생시킨다. 한편, 컬럼 제어신호(YAE)가 하이 레벨이고 컬럼 어드레스(CA<2>)가 하이 레벨인 구간동안 제 2 컬럼 선택신호(CY<j>)를 하이 레벨로 발생시킨다.
종래의 기술에서는 소 영역 각각에 대해 로컬 아이오 라인, 컬럼 제어부, IOSA 및 글로벌 아이오 라인이 구비되어야 했지만, 본 발명의 구성에서는 두개의 소 영역이 로컬 아이오 라인, 컬럼 제어부, IOSA 및 글로벌 아이오 라인을 공유하 도록 구성됨을 알 수 있다. 따라서 본 발명은 종래의 기술에 비해 로컬 아이오 라인, 컬럼 제어부, IOSA 및 글로벌 아이오 라인을 형성하기 위한 면적이 거의 절반으로 줄었음을 알 수 있다.
이하, 도 5를 참조하여 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
리드 명령(Read)이 입력되면 정해진 시간이 경과된 후 컬럼 제어신호(YAE)가 발생된다. 상기 컬럼 제어신호(YAE)는 컬럼 어드레스(CA<2>)의 로우 레벨 구간과 하이 레벨 구간 각각에 대응하여 두 번 발생된다.
상기 제 1 내지 제 4 소 영역 쌍(Octet0/Octet4, Octet1/Octet5, Octet2/Octet6, Octet3/Octet7) 각각의 컬럼 제어부(120)는 첫번째 컬럼 제어신호(YAE)가 발생되면 상기 컬럼 어드레스(CA<2>)의 로우 레벨 구간에 맞도록 제 1 컬럼 선택신호(CY<i>)를 제 1 셀 영역(11-1)으로 출력한다.
상기 제 1 컬럼 선택신호(CY<i>)에 따라서 2 클럭(CLK) 시간동안 상기 제 1 내지 제 4 소 영역 쌍(Octet0/Octet4, Octet1/Octet5, Octet2/Octet6, Octet3/Octet7) 중 절반의 소 영역(Octet0, Octet1, Octet2, Octet3)의 제 1 셀 영역(11-1)에 기록된 데이터가 로컬 아이오 라인(LIOT/LIOB) 및 IOSA(130)을 통해 글로벌 아이오 라인(GIO_04, GIO_15, GIO_26, GIO_37)으로 전송된다.
상기 제 1 내지 제 4 소 영역 쌍(Octet0/Octet4, Octet1/Octet5, Octet2/Octet6, Octet3/Octet7) 각각의 컬럼 제어부(120)는 두 번째 컬럼 제어신호(YAE)가 발생되면 상기 컬럼 어드레스(CA<2>)의 하이 레벨 구간에 맞도록 제 2 컬럼 선택신호(CY<j>)를 제 2 셀 영역(11-2)으로 출력한다.
상기 제 2 컬럼 선택신호(CY<i>)에 따라서 2 클럭(CLK) 시간동안 상기 제 1 내지 제 4 소 영역 쌍(Octet0/Octet4, Octet1/Octet5, Octet2/Octet6, Octet3/Octet7) 중 나머지 절반의 소 영역(Octet4, Octet5, Octet6, Octet7)의 제 2 셀 영역(11-2)에 기록된 데이터가 로컬 아이오 라인(LIOT/LIOB) 및 IOSA(130)을 통해 글로벌 아이오 라인(GIO_04, GIO_15, GIO_26, GIO_37)으로 전송된다.
상기 모든 소 영역(Octet0 ~ Octet7)의 데이터는 외부 클럭(CLK) 기준으로 4CLK 이내에 글로벌 아이오 라인(GIO_04, GIO_15, GIO_26, GIO_37)에 실린다. 본 발명은 4CLK 중 2CLK 동안 절반의 소 영역(Octet0, Octet1, Octet2, Octet3)의 데이터가 글로벌 아이오 라인(GIO_04, GIO_15, GIO_26, GIO_37)에 실리고, 나머지 2CLK 동안 나머지 절반의 소 영역(Octet4, Octet5, Octet6, Octet7)의 데이터가 글로벌 아이오 라인(GIO_04, GIO_15, GIO_26, GIO_37)에 실리게 된다.
상기 글로벌 아이오 라인(GIO_04, GIO_15, GIO_26, GIO_37)의 데이터는 스트로브 신호(DQS)에 따라 패드(PAD)(도시 생략)를 통해 반도체 메모리 장치 외부로 출력된다.
이하, 첨부된 도면을 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치는 도 6에 도시 된 바와 같이, 하나의 뱅크가 16개의 소 영역(Hexa0 ~ HexaF)으로 구분된다.
상기 소 영역(Hexa0 ~ HexaF) 중 두개의 소 영역이 한 쌍을 이루어 로컬 아이오 라인(LIOT/LIOB), 컬럼 제어부(220), IOSA(230) 및 글로벌 아이오 라인(GIO_08, GIO_19, GIO_2A, GIO_3B, GIO_4C, GIO_5D, GIO_6E, GIO_7F)을 공유한다.
상기 소 영역(Hexa0 ~ HexaF) 중 한 쌍을 이룬 두개의 소 영역을 소 영역 쌍이라 한다. 상기 소 영역(Hexa0 ~ HexaF)이 16개 이므로 상기 소 영역 쌍은 서로 인접한 소 영역 두 개를 묶어 제 1 내지 제 8 소 영역 쌍(Hexa0/Hexa8, Hexa1/Hexa9, Hexa2/HexaA, Hexa3/HexaB, Hexa4/HexaC, Hexa5/HexaD, Hexa6/HexaE, Hexa7/HexaF)으로 정의할 수 있다.
상기 소 영역(Hexa0 ~ HexaF) 중 두개를 한 쌍으로 묶기 위해서는 한 쌍으로 묶인 두개의 소 영역 간에 데이터를 읽거나 쓸 때 4 클럭(CLK)의 타이밍 차이가 필요하다. 따라서 상기와 같이 제 1 내지 제 8 소 영역 쌍(Hexa0/Hexa8, Hexa1/Hexa9, Hexa2/HexaA, Hexa3/HexaB, Hexa4/HexaC, Hexa5/HexaD, Hexa6/HexaE, Hexa7/HexaF)을 정의한 것이다.
상기 글로벌 아이오 라인(GIO_08, GIO_19, GIO_2A, GIO_3B, GIO_4C, GIO_5D, GIO_6E, GIO_7F)은 각각 자신을 공유하는 소 영역에 맞도록 번호를 부여한 것이다. 예를 들어, 글로벌 아이오 라인(GIO_08)은 소 영역(Hexa0)의 번호(0)와 소 영역(Hexa8)의 번호(8)를 부여한 것이다.
상기 글로벌 아이오 라인(GIO_08, GIO_19, GIO_2A, GIO_3B, GIO_4C, GIO_5D, GIO_6E, GIO_7F)은 제 1 내지 제 8 소 영역 쌍(Hexa0/Hexa8, Hexa1/Hexa9, Hexa2/HexaA, Hexa3/HexaB, Hexa4/HexaC, Hexa5/HexaD, Hexa6/HexaE, Hexa7/HexaF)의 아이오 센스앰프(230) 각각에 연결된다.
상기 제 1 내지 제 8 소 영역 쌍(Hexa0/Hexa8, Hexa1/Hexa9, Hexa2/HexaA, Hexa3/HexaB, Hexa4/HexaC, Hexa5/HexaD, Hexa6/HexaE, Hexa7/HexaF)의 구성은 동일하므로, 그 중 제 1 소 영역 쌍(Hexa0/Hexa8)의 구성을 설명하면 다음과 같다.
상기 제 1 소 영역 쌍(Hexa0/Hexa8)은 제 1 및 제 2 셀 영역(11-1, 11-2), 로컬 아이오 라인(LIOT/LIOB), 컬럼 제어부(220) 및 IOSA(230)를 구비한다.
상기 로컬 아이오 라인(LIOT/LIOB)은 상기 제 1 소 영역 쌍(Hexa0/Hexa8) 각각의 내부 아이오 라인(SIOT/SIOB)과 공통 연결된다.
상기 IOSA(230)는 상기 로컬 아이오 라인(LIOT/LIOB)과 연결되어 상기 로컬 아이오 라인(LIOT/LIOB)에 실린 데이터를 감지 증폭하여 상기 글로벌 아이오 라인(GIO_08)으로 전송한다.
상기 컬럼 제어부(220)는 컬럼 제어신호(YAE)와 컬럼 어드레스(CA<2>)를 입력 받아 서로 다른 타이밍에 제 1 및 제 2 컬럼 선택신호(CY<i>, CY<j>)를 생성하도록 구성된다. 상기 컬럼 어드레스(CA<2>)는 소 영역(Hexa0~7)과 소 영역(Hexa 8~F)을 선택하기 위해 사용되는 어드레스이다. 즉, 소 영역 소 영역(Hexa0~7)을 선택하는 경우 컬럼 어드레스(CA<2>)는 로우 레벨(논리값 0)이 되고, 소 영역 소 영역(Hexa8~F)을 선택하는 경우 컬럼 어드레스(CA<2>)는 하이 레벨(논리값 1)이 된다.
상기 컬럼 제어부(220)는 도 4에 도시된 컬럼 제어부(120)의 구성과 동일하 므로 그 구성 설명은 생략하기로 한다.
상술한 본 발명의 실시예는 두개의 소 영역이 로컬 아이오 라인, 컬럼 제어부, IOSA 및 글로벌 아이오 라인을 공유하도록 구성되므로 종래의 기술에 비해 로컬 아이오 라인, 컬럼 제어부, IOSA 및 글로벌 아이오 라인을 형성하기 위한 면적이 거의 절반으로 줄었음을 알 수 있다. 더욱이 도 6에 도시된 본 발명의 다른 실시예는 16개의 소 영역(Hexa0 ~ HexaF)으로 구분된 뱅크를 구비한 경우에 적용한 예로서, 도 3에 도시된 8개의 소 영역(Octet0 ~ Octet7)으로 구분된 뱅크를 구비한 본 발명의 실시예에 비해서도 두 배 이상의 면적 감소 효과를 기대할 수 있다. 결국, 반도체 메모리 장치의 집적도가 향상될수록 본 발명에 따른 반도체 메모리 장치의 면적 감소 효과는 더욱 커질 수 있다.
이하, 도 7을 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
리드 명령(Read)이 입력되면 정해진 시간이 경과된 후 컬럼 제어신호(YAE)가 발생된다. 상기 컬럼 제어신호(YAE)는 컬럼 어드레스(CA<2>)의 로우 레벨 구간과 하이 레벨 구간 각각에 대응하여 두 번 발생된다.
상기 제 1 내지 제 8 소 영역 쌍(Hexa0/Hexa8, Hexa1/Hexa9, Hexa2/HexaA, Hexa3/HexaB, Hexa4/HexaC, Hexa5/HexaD, Hexa6/HexaE, Hexa7/HexaF) 각각의 컬럼 제어부(220)는 첫번째 컬럼 제어신호(YAE)가 발생되면 상기 컬럼 어드레스(CA<2>)의 로우 레벨 구간에 맞도록 제 1 컬럼 선택신호(CY<i>)를 제 1 셀 영역(11-1)으로 출력한다.
상기 제 1 컬럼 선택신호(CY<i>)에 따라서 4 클럭(CLK) 시간동안 상기 제 1 내지 제 8 소 영역 쌍(Hexa0/Hexa8, Hexa1/Hexa9, Hexa2/HexaA, Hexa3/HexaB, Hexa4/HexaC, Hexa5/HexaD, Hexa6/HexaE, Hexa7/HexaF) 중 절반의 소 영역(Hexa0, Hexa1, Hexa2, Hexa3, Hexa4, Hexa5, Hexa6, Hexa7)의 제 1 셀 영역(11-1)에 기록된 데이터가 로컬 아이오 라인(LIOT/LIOB) 및 IOSA(230)을 통해 글로벌 아이오 라인(GIO_08, GIO_19, GIO_2A, GIO_3B, GIO_4C, GIO_5D, GIO_6E, GIO_7F)으로 전송된다.
상기 컬럼 제어부(220)는 두 번째 컬럼 제어신호(YAE)가 발생되면 상기 컬럼 어드레스(CA<2>)의 하이 레벨 구간에 맞도록 제 2 컬럼 선택신호(CY<j>)를 제 2 셀 영역(11-2)으로 출력한다.
상기 제 2 컬럼 선택신호(CY<i>)에 따라서 4 클럭(CLK) 시간동안 상기 제 1 내지 제 8 소 영역 쌍(Hexa0/Hexa8, Hexa1/Hexa9, Hexa2/HexaA, Hexa3/HexaB, Hexa4/HexaC, Hexa5/HexaD, Hexa6/HexaE, Hexa7/HexaF) 중 나머지 절반의 소 영역(Hexa8, Hexa9, HexaA, HexaB, HexaC, HexaD, HexaE, HexaF)의 제 2 셀 영역(11-2)에 기록된 데이터가 로컬 아이오 라인(LIOT/LIOB) 및 IOSA(230)을 통해 글로벌 아이오 라인(GIO_08, GIO_19, GIO_2A, GIO_3B, GIO_4C, GIO_5D, GIO_6E, GIO_7F)으로 전송된다.
상기 글로벌 아이오 라인(GIO_08, GIO_19, GIO_2A, GIO_3B, GIO_4C, GIO_5D, GIO_6E, GIO_7F)의 데이터는 스트로브 신호(DQS)에 따라 패드(PAD)(도시 생략)를 통해 반도체 메모리 장치 외부로 출력된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 블록도,
도 2는 종래의 기술에 따른 반도체 메모리 장치의 동작 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도,
도 4는 도 3의 컬럼 제어부의 회로도,
도 5는 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도,
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도,
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11-1: 제 1 셀 영역 11-2: 제 2 셀 영역
120, 220: 컬럼 제어부 130, 230: IOSA

Claims (17)

  1. 뱅크 내에서 각각 메모리 영역을 구비한 제 1 및 제 2 데이터 저장/처리영역을 구비하고, 상기 제 1 및 제 2 데이터 저장/처리영역이 데이터 입출력을 위한 회로부 및 데이터 전송을 위한 신호 라인을 공유할 수 있도록 구성된 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 데이터 저장/처리영역은 서로 인접하게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 회로부는 상기 제 1 및 제 2 데이터 저장/처리영역 각각의 메모리 영역의 데이터 출력을 제어하는 제어수단, 및
    상기 제 1 및 제 2 데이터 저장/처리영역 각각의 메모리 영역에서 상기 신호 라인을 통해 출력되는 데이터를 감지 및 증폭하는 감지 증폭수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어수단은
    컬럼 어드레스를 이용하여 상기 제 1 및 제 2 데이터 저장/처리영역 각각의 메모리 영역의 데이터가 정해진 시차를 두고 출력되도록 제어할 수 있게 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 컬럼 어드레스는 상기 제 1 데이터 저장/처리 영역과 제 2 데이터 저장/처리영역 중 하나를 선택하기 위한 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제어수단은
    컬럼 제어신호와 컬럼 어드레스를 조합하여 상기 제 1 데이터 저장/처리 영역과 제 2 데이터 저장/처리영역에 제 1 컬럼 제어신호와 제 2 컬럼 제어신호를 생성하여 출력하는 로직 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제어수단은
    컬럼 제어신호와 컬럼 어드레스를 논리곱 하는 제 1 로직 회로, 및
    상기 컬럼 제어신호와 반전된 컬럼 어드레스를 논리곱 하는 제 2 로직 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 신호 라인은
    상기 제 1 및 제 2 데이터 저장/처리영역 각각의 메모리 영역과 상기 회로부를 연결하는 제 1 신호 라인, 및
    상기 회로부와 반도체 메모리 장치의 주변 회로를 연결하는 제 2 신호 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 복수개의 소 영역으로 구분된 메모리 뱅크;
    상기 복수개의 소 영역 중 두 개 단위로 이루어진 소 영역 쌍이 공유하며,상기 소 영역 쌍의 데이터 입출력을 처리하는 데이터 입출력 회로부; 및
    상기 소 영역 쌍이 공유하며, 상기 소 영역 쌍의 데이터를 상기 데이터 입출력 회로부 또는 상기 메모리 뱅크 외부로 전송하기 위한 신호 라인을 구비한 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 소 영역 쌍은 서로 인접하게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 소 영역 쌍은 정해진 시간만큼 차이를 두고 데이터 처리가 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 데이터 입출력 회로부는
    컬럼 어드레스를 이용하여 상기 소 영역 쌍 각각의 메모리 영역의 데이터 출력을 제어하는 제어수단, 및
    상기 소 영역 쌍 각각의 메모리 영역에서 상기 신호 라인을 통해 출력되는 데이터를 감지 및 증폭하는 감지 증폭수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 컬럼 어드레스는 상기 복수개의 소 영역 중 절반과 나머지 절반을 선택하기 위한 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제어수단은
    컬럼 어드레스를 이용하여 상기 소 영역 쌍의 각 소 영역의 메모리 영역의 데이터가 정해진 시차를 두고 출력되도록 제어할 수 있게 구성됨을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제어수단은
    컬럼 제어신호와 컬럼 어드레스를 조합하여 상기 소 영역 쌍을 이루는 제 1 소 영역과 제 2 소 영역에 제 1 컬럼 제어신호와 제 2 컬럼 제어신호를 생성하여 출력하는 로직 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 제어수단은
    컬럼 제어신호와 컬럼 어드레스를 논리곱 하는 제 1 로직 회로, 및
    상기 컬럼 제어신호와 반전된 컬럼 어드레스를 논리곱 하는 제 2 로직 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 9 항에 있어서,
    상기 신호 라인은
    상기 소 영역 쌍의 제 1 소 영역과 제 2 소 영역과 상기 데이터 입출력 회로부를 연결하는 제 1 신호 라인, 및
    상기 데이터 입출력 회로부와 반도체 메모리 장치의 주변 회로를 연결하는 제 2 신호 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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