KR20140023748A - 반도체 장치 - Google Patents

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KR20140023748A KR1020120090134A KR20120090134A KR20140023748A KR 20140023748 A KR20140023748 A KR 20140023748A KR 1020120090134 A KR1020120090134 A KR 1020120090134A KR 20120090134 A KR20120090134 A KR 20120090134A KR 20140023748 A KR20140023748 A KR 20140023748A
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Abstract

본 기술은 리드 와일 라이트 동작이 가능한 반도체 장치에 관한 것으로, 본 기술에 따른 반도체 장치는 복수 개의 제1뱅크들을 포함하는 제1뱅크그룹, 상기 제1뱅크그룹과 인접하게 배치되는 복수 개의 제2뱅크들을 포함하는 제2뱅크그룹, 상기 제1뱅크그룹과 상기 제2뱅크그룹 사이에 상기 제1뱅크그룹과 상기 제2뱅크그룹에 인접하게 배치되고, 상기 제1뱅크그룹과 상기 제2뱅크그룹의 라이트 동작을 제어하기 위한 라이트 동작 제어부 및 상기 제1뱅크그룹과 상기 제2뱅크그룹 중 어느 하나와 인접하게 배치되고, 상기 제1뱅크그룹과 상기 제2뱅크그룹의 리드 동작을 제어하기 위한 리드 동작 제어부를 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 리드 와일 라이트(read while write) 동작이 가능한 반도체 장치에 관한 것이다.
반도체 시스템을 구성하는 요소 중 하나인 반도체 장치의 저전력화의 요구에 따라 비휘발성(non-volitile)이며 리프레쉬(refresh)가 필요없는 차세대 메모리 장치들이 연구되고 있다. 차세대 메모리 장치들 중 하나인 상변화 메모리 장치(Phase-change Random Access Memory: PRAM)는 히터로 작용하는 가열 전극과 상부 전극 사이의 전류에 의한 줄 열(Jule Heating)을 통해 칼코겐 화합물인 상변화막의 비정질과 결정질 구조간의 상변화를 발생시키고, 이때 발생하는 전기 저항의 차이를 이용하여 데이터를 기록, 소거하는 원리의 기억 장치이다.
도 1은 일반적인 상변화 메모리 장치의 뱅크 구조를 나타내는 도면이고, 도 2는 일반적인 상변화 메모리 장치의 칩 구조를 나타내는 도면이다.
도 1을 참조하면, 일반적인 상변화 메모리 장치의 뱅크(100)는 복수의 셀 매트(110), X-디코더(120), Y-디코더(130), 라이트 드라이버(W/D)와 센스앰프(S/A) 블록(140), 글로벌 비트라인 스위치(GYSW, 150), 로컬 비트라인 스위치(LYSW, 160), 로컬 워드라인 스위치(LXSW, 170) 및 x-디코더(120)와 Y-디코더(130)의 동작을 제어하는 X, Y 제어 블록(180)을 포함한다.
이와 같이 구성되는 일반적인 상변화 메모리 장치의 뱅크(100)는, 도 2에 도시된 바와 같이 코어 영역(210)에 배열되고, 각 뱅크(100)의 리드 동작과 라이트 동작을 제어하는 라이트/리드 동작 제어부(221)가 페리 영역(220)에 구성된다.
이와 같이 구성되는 일반적인 상변화 메모리 장치는 대체적으로 데이터 처리 속도가 느리기 때문에 이를 개선하기 위하여 쓰기 동작 중 읽기 동작, 즉, 리드 와일 라이트(read while write) 동작이 요구된다. 이에 따라, 일반적인 상변화 메모리 장치는 리드 와일 라이트 동작이 가능하도록 어느 하나의 뱅크에서 리드 동작을 수행하는 경우 또다른 하나의 뱅크에서는 라이트 및 검증 동작이 수행되도록 적어도 2개의 뱅크는 독립적인 동작이 보장되도록 구성된다.
그러나, 일반적인 상변화 메모리 장치는 각 뱅크의 독립적인 동작이 가능하도록, 도 2에 도시된 바와 같이, 각 뱅크(100)에 X 디코더(120), Y 디코더(130), 라이트 드라이버와 센스앰프 블록(140)을 각각 포함하고 있기 때문에 뱅크(100)의 수만큼 상기 구성들에 따른 면적이 증가하는 문제점이 발생하게 된다.
본 발명의 실시예는 칩 면적을 감소시킬 수 있도록 하는 반도체 장치를 제공한다.
또한, 본 발명의 실시예는 리드 와일 라이트 동작시에도 라이트 전류 손실을 최소화할 수 있도록 하는 반도체 장치를 제공한다.
본 발명의 일실시예에 따른 반도체 장치는 복수 개의 제1뱅크들을 포함하는 제1뱅크그룹, 상기 제1뱅크그룹과 인접하게 배치되는 복수 개의 제2뱅크들을 포함하는 제2뱅크그룹, 상기 제1뱅크그룹과 상기 제2뱅크그룹 사이에 상기 제1뱅크그룹과 상기 제2뱅크그룹에 인접하게 배치되고, 상기 제1뱅크그룹과 상기 제2뱅크그룹의 라이트 동작을 제어하기 위한 라이트 동작 제어부 및 상기 제1뱅크그룹과 상기 제2뱅크그룹 중 어느 하나와 인접하게 배치되고, 상기 제1뱅크그룹과 상기 제2뱅크그룹의 리드 동작을 제어하기 위한 리드 동작 제어부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 복수 개의 뱅크가 스택 구조를 갖고, 상기 복수 개의 뱅크와 연결되는 하나의 라이트 드라이버와 하나의 센스앰프를 포함하고, 상기 라이트 드라이버와 연결되고 상기 복수 개의 뱅크 중 선택된 어느 하나의 뱅크에서 이루어진 라이트 동작에 대한 검증을 위한 검증 센스앰프를 더 포함하는 것을 특징으로 한다.
본 기술은 스택 뱅크 구조에서 라이트 동작을 위한 글로벌 입출력 라인과 리드 동작을 위한 리드 입출력 라인을 분리하여 구비함으로써 리드 와일 라이트 동작이 가능하기 때문에 반도체 장치의 동작 속도를 향상시킬 수 있게 된다.
본 기술은 종래 각 뱅크에 구비되던 라이트 드라이버와 센스앰프의 면적을 감소시킬 수 있어 전체적인 반도체 장치의 칩 면적을 감소시킬 수 있게 된다.
본 기술은 스택 뱅크 구조의 중심부에 라이트 동작 제어부를 구비하여 리드 와일 라이트 동작에서도 반도체 장치의 전류 손실을 최소화할 수 있게 된다.
도 1은 일반적인 상변화 메모리 장치의 뱅크 구조를 나타내는 도면이다.
도 2는 일반적인 상변화 메모리 장치의 칩 구조를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 반도체 장치의 칩 구조를 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 반도체 장치의 뱅크 구조를 나타내는 도면이다.
도 6은 본 발명의 일실시예에 따른 반도체 장치의 라이트 제어 경로를 나타내는 도면이다.
도 7은 본 발명의 일실시예에 따른 반도체 장치의 리드 제어 경로를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 반도체 시스템의 구성을 나타내는 도면이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 시스템(1000)은 반도체 장치(500) 및 메모리 컨트롤러(600)를 포함할 수 있다.
반도체 장치(500)는 메모리 컨트롤러(100)에서 출력되는 제어 신호에 의해 데이터 리드(read) 또는 라이트(write) 동작을 수행한다. 이러한 반도체 장치(500)는 리드 와일 라이트 동작이 가능하도록 라이트 글로벌 비트 라인과 리드 글로벌 비트라인이 구분되어 배치되는데, 이러한 반도체 장치(500)에 대한 구성은 도 4에서 보다 자세히 살펴보기로 한다.
메모리 컨트롤러(600)는 외부, 즉 호스트(미도시)로부터 커맨드 신호, 어드레스 신호 및 데이터 신호를 입력받아 상기 반도체 장치(500)의 동작을 제어한다.
도 4는 본 발명의 일실시예에 따른 반도체 장치의 칩 구조를 나타내는 도면이고, 도 5는 본 발명의 일실시예에 따른 반도체 장치의 뱅크 구조를 나타내는 도면이다.
먼저, 도 4를 참조하면, 본 발명의 일실시예에 따른 반도체 장치(500)는 상변화 메모리 장치일 수 있으며, 스택 뱅크(stack bank) 구조를 갖는다. 이와 같이 스택 뱅크 구조를 갖는 반도체 장치(500)는 코어 영역(300)과 페리 영역(400)으로 구분될 수 있다. 여기서, 본 발명의 일실시예에 따른 반도체 장치(500)는 종래 각 뱅크(310)의 리드 동작과 라이트 동작을 제어하는 라이트 및 리드 동작 제어부(320, 330)가 페리 영역(400)에 구비되었던 것과는 다르게 코어 영역(300)에 서로 다른 위치에 배치된다.
이와 같은 본 발명의 일실시예에 따른 반도체 장치(500)의 코어 영역(300)에는 복수 개의 스택된 뱅크(310)와 연결되는 라이트 글로벌 비트라인(Write Grobal Bit Line; WGBL)과 리드 글로벌 비트라인(Read Grobal Bit Line; RGBL)이 구분되어 배치된다. 여기서, 라이트 글로벌 비트라인(WGBL)과 리드 글로벌 비트라인(RGBL)이 구분되어 배치되어 있는 이유는 반도체 장치의 동작 속도를 향상시키기 위한 리드 와일 라이트(read while write) 동작 지원하기 위함이다. 즉, 본원발명의 일실시예에 따른 반도체 장치(500)는 라이트 글로벌 비트라인(WGBL)과 연결된 어느 하나의 뱅크가 선택되어 라이트 동작을 하고 있는 와중에 리드 글로벌 비트라인(RGBL)과 연결된 또다른 뱅크가 선택되어 리드 동작을 수행할 수 있게 된다. 이와 같이 라이트 동작을 위한 글로벌 비트라인과 리드 동작을 위한 글로벌 비트라인이 실질적으로 분리되어 배치되기 때문에 디벨로프(develop)와 프리차지(precharge) 동작이 이루어지게 된다. 이에 따라, 전체적인 반도체 장치(500)의 동작 속도가 향상되게 된다.
이와 같은 본 발명의 일실시예에 따른 반도체 장치(500)의 코어 영역(300)에는 복수 개의 뱅크(BANK0 ~ BANK 7, 310), 라이트 동작을 제어하기 위한 라이트 동작 제어부(320) 및 리드 동작을 제어하기 위한 리드 동작 제어부(330)가 구비될 수 있다.
복수 개의 뱅크(BANK0 ~ BANK 7, 310)는 컬럼(column) 방향으로 길게 배치되는 복수 개의 셀 매트(MAT, 311)를 포함하고, 각각의 셀 매트(311)에 배열되는 상기 라이트 글로벌 비트라인(WGBL)과 상기 리드 글로벌 비트라인(RGBL)과 연결되는 복수 개의 비트라인(BL)이 배치된다.
이와 같이 스택된 복수 개의 뱅크(310)는 라이트 동작 제어부(320)를 기준으로 제1뱅크그룹(BANK0 ~ BANK3, 310a)과 제2뱅크그룹(BANK4 ~ BANK7, 310b)으로 구분될 수 있다. 이때, 상기 스택된 복수 개의 뱅크(310), 즉 제1뱅크그룹(310a)와 제2뱅크그룹(310b) 각각은 라이트 동작 제어부(320)와 리드 동작 제어부(3330)을 공동으로 사용하게 된다. 이러한 복수 개의 뱅크(310) 각각은, 도 5에 도시된 바와 같이, 복수 개의 셀 매트(311), X-디코더(X-Dec., 312), Y-디코더(Y-Dec., 313), 제1라이트 글로벌 비트라인 스위치(제1WGYSW, 314), 제2라이트 글로벌 비트라인 스위치(제2WGYSW, 315), 리드 글로벌 비트라인 스위치(RGYSW, 316), 로컬 비트라인 스위치(LYSW, 317), 로컬 워드라인 스위치(LXSW, 318) 및 x-디코더(312)와 Y-디코더(313)의 동작을 제어하는 X,Y 제어 블록(319)을 포함한다.
복수 개의 셀 매트(311)에는 복수 개의 비트라인(BL)과 복수 개의 워드라인(WL)이 배열되고, 상기 복수 개의 비트라인(BL)과 복수 개의 워드라인(WL)의 교차점에 데이터를 저장하는 복수 개의 셀이 배열된다.
X-디코더(312)는 외부에서 어드레스(address) 신호를 입력받아 이를 디코딩하여 디코딩 신호를 발생시키고, 발생된 디코딩 신호에 응답하여 워드라인(WL)을 제어한다.
Y-디코더(313)는 리드 또는 라이트 동작 후 셀 매트(311)에서 출력되는 데이터를 출력한다.
제1라이트 글로벌 비트라인 스위치(314)는 제1뱅크그룹(BANK0 ~ BANK3, 310a)의 라이트 글로벌 비트라인(WGBL)과 연결되어 스위칭 동작을 수행하게 된다. 이러한 제1라이트 글로벌 비트라인 스위치(314)는 메모리 셀에 라이트될 데이터가 외부에서 입력되어 라이트 동작 제어부(320)에서 라이트 동작을 위한 전류를 공급하면 제1뱅크그룹(310a)에 배열된 복수 개의 라이트 글로벌 비트라인(WGBL) 중 어느 하나의 라이트 글로벌 비트라인(WGBL)을 선택한다. 이러한 제1라이트 글로벌 비트라인 스위치(314)는 피모스 트랜지스터(PMOS Transistor)로 구성될 수 있으나, 이에 한정되는 것은 아니고, 트랜스미션 게이트(transmission gate)로도 구성될 수 있다.
제2라이트 글로벌 비트라인 스위치(315)는 제2뱅크그룹(BANK4 ~ BANK7. 310b)의 라이트 글로벌 비트라인(WGBL)과 연결되어 스위칭 동작을 수행하게 된다. 이러한 제2라이트 글로벌 비트라인 스위치(315)는 메모리 셀에 라이트될 데이터가 외부에서 입력되어 라이트 동작 제어부(320)에서 라이트 동작을 위한 전류를 공급하면 제2뱅크그룹(310b)에 배열된 복수 개의 라이트 글로벌 비트라인(WGBL) 중 어느 하나의 라이트 글로벌 비트라인(WGBL)을 선택한다. 이러한 제2라이트 글로벌 비트라인 스위치(315)는, 앞서 설명한 제1라이트 글로벌 비트라인 스위치(314)와 같이, 피모스 트랜지스터(PMOS Transistor)로 구성될 수 있으나, 이에 한정되는 것은 아니고 트랜스미션 게이트(transmission gate)로도 구성될 수 있다. 여기서, 본 발명의 일실시예에서는 제1라이트 글로벌 비트라인 스위치(314)과 제2라이트 글로벌 비트라인 스위치(315)를 구분하여 배치하였으나, 구분할 필요없이 하나의 라이트 글로벌 비트라인 스위치로도 구성될 수 있다.
리드 글로벌 비트라인 스위치(316)는 상기 복수 개의 뱅크(BANK0 ~ BANK 7, 310)의 리드 글로벌 비트라인(RGBL)과 연결되어 스위칭 동작을 수행하게 된다. 이러한 리드 글로벌 비트라인 스위치(316)는 리드 동작 신호가 입력되어 리드 동작 제어부(330)에서 리드 동작을 위한 전류를 공급하면 상기 복수 개의 뱅크(310)에 배열된 복수 개의 리드 글로벌 비트라인(RGBL) 중 어느 하나의 리드 글로벌 비트라인(RGBL)을 선택한다. 이러한 리드 글로벌 비트라인 스위치(316)는 엔모스 트랜지스터(NMOS Transistor)로 구성될 수 있으나, 이에 한정되는 것은 아니고 트랜스미션 게이트(transmission gate)로도 구성될 수 있다. 여기서, 라이트 글로벌 비트라인 스위치(314, 315)와 리드 글로벌 비트라인 스위치(316) 각각을 피모스 트랜지스터와 엔모스 트랜지스터로 구분하여 구성하는 이유는 높은 전압과 낮은 전압을 형성시키기에 유리해 질 수 있는 구성이기 때문이다.
로컬 비트라인 스위치(LYSW, 317)는 라이트 또는 리드 동작 시 선택된 라이트 글로벌 비트라인(WGBL) 또는 리드 글로벌 비트라인(RGBL)으로부터 데이터를 입력받아 셀 매트(311)에 배열된 복수 개의 비트라인(BL) 중 어느 하나의 비트라인(BL)을 선택한다.
로컬 워드라인 스위치(LXSW, 318)는 X-디코더(312)로부터 디코딩 신호를 입력받아 라이트 또는 리드 동작 시 복수 개의 셀 매트(311)에 배열된 복수 개의 워드라인(WL) 중 어느 하나의 워드라인(WL)을 선택한다.
X, Y 제어부(X, Y control)는 X-디코더(312)와 Y-디코더(313)의 동작을 제어한다.
라이트 동작 제어부(320)는, 앞서 설명한 바와 같이, 복수 개의 뱅크(310)의 중심부, 즉 제1뱅크그룹(310a)과 제2뱅크그룹(310b) 사이에 배치된다. 이는 라이트 글로벌 비트라인(WGBL)의 길이 증가로 인한 라이트 전류 손실을 방지하기 위함이다. 이러한 라이트 동작 제어부(320)는 제1라이트 글로벌 비트라인 스위치(314)과 제2라이트 글로벌 비트라인 스위치(315)와 연결되고 라이트 경로(write path)가 감소되도록 제어한다. 이와 같은 라이트 동작 제어부(320)는, 도 4에 도시된 바와 같이, 라이트 드라이버(321) 및 검증 센스앰프(322)를 포함한다.
라이트 드라이버(321)는 외부에서 라이트 입출력 라인(WIO)을 통해 라이트 데이터가 입력되거나 검증 센스앰프(322)에서 출력되는 출력 신호에 대응하여 라이트 구동 신호를 생성한다. 이렇게 생성된 라이트 구동 신호는 라이트 세그먼트 입출력 라인(WSIO)를 통해 검증 센스앰프(322)와 제1라이트 글로벌 비트라인 스위치(314) 또는 제2라이트 글로벌 비트라인 스위치(315)를 통해 선택된 라이트 글로벌 비트라인(WGBL)로 전달된다.
검증 센스앰프(322)는 라이트 드라이버(321)에 의해 라이트 동작을 수행한 후 라이트 동작이 수행된 셀의 데이터를 리드하여 라이트된 데이터와 동일한지 여부를 검증하여 검증 결과를 라이트 드라이버(321)에 제공한다. 이와 같은 검증 센스앰프(322)가 라이트 동작 제어부(320)에 구비되는 이유는 검증 센스앰프(322)가 라이트 동작의 검증을 위한 것이므로 동작 속도를 향상시키기 위한 리드 와일 라이트 동작을 지원하기 위함이다.
리드 동작 제어부(330)는 출력 속도를 향상시키기 위해 코어 영역(300)의 가장자리 부근에, 즉 페리 영역(400)과 인접한 위치에 배치된다. 이러한 리드 동작 제어부(330)는 센스앰프(331)를 포함한다. 이와 같은 센스앰프(331)는 리드 글로벌 비트라인 스위치(316)와 연결되고, 리드 세그먼트 입출력 라인(RSIO)에 연결된 리드 글로벌 비트라인 스위치(316)를 통해 선택된 리드 글로벌 라인(RGBL)을 통해 출력되는 리드 데이터를 증폭하여 외부로 출력한다.
이와 같이 구성되는 본 발명의 일실시예에 따른 반도체 장치(500)는 페리 영역에 위치하던 라이트 동작 제어부(320)와 리드 동작 제어부(330)를 코어 영역에 위치하도록 함으로써 동작 패스(path)를 줄여 전류 손실을 감소시킬 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 장치(500)는 라이트 동작 제어부(320)에는 라이트 드라이버(321)와 라이트 동작을 검증하기 위한 검증 센스앰프(322)를 구비하여 스택된 복수 개의 뱅크(311)들이 공동으로 사용하도록 하고, 리드 동작부(330)에는 리드 동작을 위한 센스앰프(331)를 구비하여 스택된 복수 개의 뱅크(311)들이 공동으로 사용하도록 함으로써 종래 각 뱅크에 구비되던 라이트 드라이버와 센스앰프가 차지하던 면적을 줄여 전체적인 칩 면적을 감소시킬 수 있게 된다.
이러한 본 발명의 일실시예에 따른 반도체 장치의 라이트 제어 경로와 리드 제어 경로를 보다 자세히 살펴보면 다음 도 5 및 6과 같다.
도 6은 본 발명의 일실시예에 따른 반도체 장치의 라이트 제어 경로를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 일실시예에 따른 반도체 장치(500)의 라이트 제어 경로는 라이트 데이터가 데이터 패드(DQ)를 통해 입력되면 데이터 패드(DQ)는 라이트 입출력 라인(WIO)를 통해 라이트 동작 제어부(320)의 라이트 드라이버(321)에 라이트 데이터를 전달한다.
이후, 라이트 드라이버(321)는 라이트 동작을 위한 라이트 구동 신호를 생성하고, 생성된 라이트 구동 신호를 라이트 세그먼트 입출력 라인(WSIO)를 통해 제1라이트 글로벌 비트라인 스위치(314) 또는 제2라이트 글로벌 비트라인 스위치(315)에 전달한다.
이후, 제1라이트 글로벌 비트라인 스위치(314) 또는 제2라이트 글로벌 비트라인 스위치(315)에서 선택된 어느 하나의 라이트 글로벌 비트라인(WGBL)을 통해 라이트 데이터가 선택된 뱅크(310)로 전달된다. 이때, 선택된 뱅크(310)의 로컬 비트라인 스위치(317)와 선택된 해당 셀의 워드라인(WL)이 인에이블(enable)되면 선택된 셀에 데이터 라이트 동작이 수행된다.
이와 같이 라이트 동작이 수행된 해당 셀에 제대로 라이트 동작이 이루어졌는지 검증하기 위한 검증 경로는 다음과 같다.
검증 명령(verify command)이 입력되면 라이트 동작이 수행된 해당 셀의 데이터가 출력되도록 해당 셀의 워드라인(WL)과 비트라인 스위치(317)가 인에이블되어 해당 셀의 데이터가 리드되고, 리드된 데이터는 라이트 글로벌 비트라인(WGBL)을 통해 라이트 동작 제어부(320)의 검증 센스앰프(322)에 전달된다.
이후, 검증 센스앰프(322)는 리드된 데이터와 라이트된 데이터를 비교하여 검증된 값을 라이트 세그먼트 입출력 라인(WSIO)을 통해 라이트 드라이버(321)로 전달하고, 라이트 드라이버(321)는 검증 센스앰프(322)로부터 출력되는 출력 신호를 입력받아 라이트 동작이 제대로 이루어지지 않은 경우에는 다시 한번 라이트 동작을 재수행하도록 제어한다.
도 7은 본 발명의 일실시예에 따른 반도체 장치의 리드 제어 경로를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 일실시예에 따른 반도체 장치(500)의 리드 제어 경로는 외부에서 리드 명령(read command)이 입력되면 센스앰프(331)을 포함하는 리드 동작 제어부(330)는 리드 동작을 수행하기 위한 리드 구동 신호를 생성하고, 생성된 리드 구동 신호는 리드 세그먼트 입출력 라인(RSIO)를 통해 리드 글로벌 비트라인 스위치(316)로 전달한다.
이후, 리드 글로벌 비트라인 스위치(316)는 선택된 리드 글로벌 비트라인(RGBL)로 상기 리드 구동 신호를 전달하고, 상기 리드 글로벌 비트라인(RGBL)을 통해 해당 뱅크(310)의 로컬 비트라인 스위치(317)와 선택된 해당 셀의 워드라인(WL)이 인에이블(enable)되면 선택된 셀의 데이터 리드 동작이 수행된다.
이렇게 리드된 데이터는 리드 글로벌 비트라인(RGBL)을 통해 리드 글로벌 비트라인 스위치(316)로 전달되고, 리드 글로벌 비트라인 스위치(316)와 연결된 리드 동작 제어부(330)의 센스앰프(331)에서 리드된 데이터 값을 센싱하여 그 결과를 리드 입출력 라인(RIO)를 통해 데이터 패드(DQ)로 전달하여 외부로 출력한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
300: 코어 영역 310: 뱅크
320: 라이트 동작 제어부 330: 리드 동작 제어부
400: 페리 영역

Claims (19)

  1. 복수 개의 제1뱅크들을 포함하는 제1뱅크그룹;
    상기 제1뱅크그룹과 인접하게 배치되는 복수 개의 제2뱅크들을 포함하는 제2뱅크그룹;
    상기 제1뱅크그룹과 상기 제2뱅크그룹 사이에 상기 제1뱅크그룹과 상기 제2뱅크그룹에 인접하게 배치되고, 상기 제1뱅크그룹과 상기 제2뱅크그룹의 라이트 동작을 제어하기 위한 라이트 동작 제어부; 및
    상기 제1뱅크그룹과 상기 제2뱅크그룹 중 어느 하나와 인접하게 배치되고, 상기 제1뱅크그룹과 상기 제2뱅크그룹의 리드 동작을 제어하기 위한 리드 동작 제어부;
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수 개의 뱅크에 배열되는 적어도 하나 이상의 비트라인과 연결되는 라이트 글로벌 비트라인; 및
    상기 복수 개의 뱅크에 배열되는 적어도 하나 이상의 비트라인과 연결되는 리드 글로벌 비트라인;
    을 더 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1뱅크그룹과 상기 제2뱅크그룹 각각은,
    복수 개의 비트라인과 복수 개의 워드라인이 배열되는 셀 매트;
    상기 제1뱅크 그룹에 배열된 라이트 글로벌 비트라인과 연결되어 스위칭 동작을 수행하는 제1라이트 글로벌 비트라인 스위치;
    상기 제2뱅크 그룹에 배열된 라이트 글로벌 비트라인과 연결되어 스위칭 동작을 수행하는 제2라이트 글로벌 비트라인 스위치;
    상기 복수 개의 뱅크 모두에 배열된 리드 글로벌 비트라인과 연결되어 스위칭 동작을 수행하는 리드 글로벌 비트라인 스위치; 및
    상기 라이트 글로벌 비트라인과 상기 리드 글로벌 비트라인으로부터 데이터가 전달되면 상기 셀 매트에 배열된 복수 개의 비트라인 중 어느 하나의 비트라인을 선택하는 로컬 비트라인 스위치;
    를 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 제1라이트 글로벌 비트라인 스위치와 상기 제2라이트 글로벌 비트라인 스위치는,
    피모스(PMOS) 트랜지스터 또는 트랜스미션 게이트 중 어느 하나로 구성되는 반도체 장치.
  5. 제3항에 있어서, 상기 리드 글로벌 비트라인 스위치는,
    엔모스(NMOS) 트랜지스터 또는 트랜스미션 게이트 중 어느 하나로 구성되는 반도체 장치.
  6. 제3항에 있어서, 상기 라이트 동작 제어부는,
    상기 제1라이트 글로벌 비트라인 스위치와 상기 제2라이트 글로벌 비트라인 스위치와 연결되는 반도체 장치.
  7. 제6항에 있어서, 상기 라이트 동작 제어부는,
    상기 제1라이트 글로벌 비트라인 스위치와 상기 제2라이트 글로벌 비트라인 스위치와 연결되어 선택된 라이트 글로벌 비트라인으로 라이트 구동 신호를 출력하는 라이트 드라이버; 및
    상기 제1라이트 글로벌 비트라인 스위치와 상기 제2라이트 글로벌 비트라인 스위치와 연결되어 선택된 라이트 글로벌 비트라인으로부터 라이트된 데이터를 입력받아 라이트 동작이 제대로 이루어졌는지 검증 동작을 수행하는 검증 센스앰프;
    를 포함하는 반도체 장치.
  8. 제3항에 있어서, 상기 리드 동작 제어부는,
    상기 리드 글로벌 비트라인 스위치와 연결되어 선택된 리드 글로벌 비트라인으로부터 리드 데이터를 입력받아 외부로 출력하는 센스앰프를 포함하는 반도체 반도체 장치.
  9. 제1항에 있어서, 상기 반도체 장치는,
    상변화 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
  10. 복수 개의 뱅크가 스택 구조를 갖는 반도체 장치에 있어서,
    상기 복수 개의 뱅크와 연결되는 하나의 라이트 드라이버와 하나의 센스앰프를 포함하고,
    상기 라이트 드라이버와 연결되고, 상기 복수 개의 뱅크 중 선택된 어느 하나의 뱅크에서 이루어진 라이트 동작에 대한 검증을 위한 검증 센스앰프를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 복수 개의 뱅크에 배열되는 적어도 하나 이상의 비트라인과 연결되어 라이트 동작 시 라이트 데이터를 전달하는 복수 개의 라이트 글로벌 비트라인; 및
    상기 복수 개의 뱅크에 배열되는 적어도 하나 이상의 비트라인과 연결되어 리드 동작 시 리드 데이터를 전달하는 복수 개의 리드 글로벌 비트라인;
    을 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 라이트 드라이버와 상기 검증 센스앰프는,
    상기 복수 개의 뱅크들 사이에 배치되는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 라이트 드라이버는,
    상기 복수 개의 라이트 글로벌 비트라인과 연결되고,
    외부에서 라이트 명령이 입력되거나 상기 검증 센스앰프에서 검증 출력 신호가 입력되면 라이트 구동 신호를 생성하여 외부에서 입력된 라이트 데이터가 상기 복수 개의 라이트 글로벌 비트라인 중 선택된 어느 하나의 라이트 글로벌 비트라인을 통해 전달되도록 하는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 검증 센스앰프는,
    상기 복수 개의 라이트 글로벌 비트라인과 연결되고,
    상기 복수 개의 라이트 글로벌 비트라인 중 선택된 어느 하나의 라이트 글로벌 비트라인을 통해 이전에 이루어진 라이트 동작에 대한 라이트 데이터를 전달받아 전달된 라이트 데이터와 입력된 라이트 데이터가 동일한지 검증한 후 검증 출력 신호를 상기 라이트 드라이버에 전달하는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 상기 센스앰프는,
    상기 복수 개의 리드 글로벌 비트라인과 연결되고,
    외부에서 리드 명령이 입력되면 상기 복수 개의 리드 글로벌 비트라인 중 선택된 어느 하나의 리드 글로벌 비트라인을 통해 리드 데이터를 입력받아 입력된 상기 리드 데이터를 증폭하여 외부로 출력하는 것을 특징으로 하는 반도체 장치.
  16. 제12항에 있어서,
    상기 라이트 드라이버 및 상기 검증 센스앰프와 상기 복수 개의 뱅크 사이에 배치되고, 상기 복수 개의 뱅크와 연결된 상기 복수 개의 라이트 글로벌 비트라인 중 어느 하나의 라이트 글로벌 비트라인을 선택하는 라이트 글로벌 비트라인 스위치; 및
    상기 센스앰프와 상기 복수 개의 뱅크 사이에 배치되고, 상기 복수 개의 뱅크와 연결된 상기 복수 개의 리드 글로벌 비트라인 중 어느 하나의 리드 글로벌 비트라인을 선택하는 리드 글로벌 비트라인 스위치를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 라이트 글로벌 비트라인 스위치는,
    피모스 트랜지스터 또는 트랜스미션 게이트 중 어느 하나의 구성으로 이루어지는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서, 상기 리드 글로벌 비트라인 스위치는,
    엔모스 트랜지스터 또는 트랜스미션 게이트 중 어느 하나의 구성으로 이루어지는 것을 특징으로 하는 반도체 장치.
  19. 제10항에 있어서, 상기 반도체 장치는,
    상변화 메모리 장치인 것을 특징으로 하는 반도체 장치.
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