JP4157285B2 - 不揮発性半導体メモリ - Google Patents
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Description
【発明の属する技術分野】
この発明は、フラッシュメモリ等の不揮発性半導体メモリに関する。
【0002】
【従来の技術】
不揮発性半導体メモリの一種としてフラッシュメモリが知られている。図100は、上記フラッシュメモリにおけるメモリセルの断面図である。このメモリセル(メモリセルトランジスタ)は、フローティングゲートFGとコントロールゲートCGが絶縁膜を介在して積層された、いわゆるスタックドゲート構造を有するMOSFETで構成されている。すなわち、この例では、p型半導体基板(P-substrate)100に、n型ウェル領域(N-well)101が形成され、このn型ウェル領域101中にp型ウェル領域(P-well)102が形成されている。上記p型ウェル領域102の表面領域には、上記MOSFETのドレイン領域として働くn+型の不純物拡散領域103、ソース領域として働くn+型の不純物拡散領域104及びp+型の不純物拡散領域105が形成されている。上記不純物拡散領域103,104間の基板100上には、ゲート絶縁膜106、フローティングゲートFG、絶縁膜107及びコントロールゲートCGがそれぞれ積層されている。また、上記n型ウェル領域101の表面領域には、n+型の不純物拡散領域108が設けられており、この不純物拡散領域108は上記不純物拡散領域104及び不純物拡散領域105に接続されている。更に、上記基板100の主表面には、p+型の不純物拡散領域109が設けられており、この領域109は接地点に接続されている。
【0003】
上記メモリセルトランジスタは、フローティングゲートFG中に蓄積される電子の数に応じてコントロールゲートCGから見たしきい電圧が変化し、このしきい値電圧の変化に応じて“0”または“1”データを記憶する。
【0004】
図101は、上記メモリセルトランジスタをマトリクス状に配置したメモリセルアレイの一部を抽出して示している。各メモリセルトランジスタMCのコントロールゲートは、ワード線WL0〜WLnに行毎に接続されている。また、各メモリセルトランジスタMCのドレインはビット線BL0〜BLmに列毎に接続され、ソースは接地点Vss(ソース線)に共通接続されている。
【0005】
図102は、上記図100に示したメモリセルトランジスタのコントロールゲート電圧(Gate voltage)とドレイン電流(Drain current of memory cell transistor)との関係を示している。ここでは、フローティングゲートFGに蓄積されている電子の数が比較的多数の状態(すなわち、メモリセルトランジスタのしきい電圧Vtが高い状態)を“0”データ、逆に低い状態を“1”データと定義する。データの読み出し、消去及び書き込みのバイアス条件は、下表1の通りである。
【0006】
【表1】
【0007】
データの読み出しは、メモリセルトランジスタのドレインに電圧Vd(=1V)、ソースに電圧Vs(=0V)、コントロールゲートCGに電圧Vg(=5V)を印加することにより行われ、セル電流Icellが流れるか否かで記憶されているデータの“1”,“0”が判定される。
【0008】
また、消去はソースとp型ウェル領域102を共有する複数のメモリセルに対して一括に行われる。ドレインをフローティング状態、ソース電圧Vs=10V、コントロールゲート電圧Vg=−7Vに設定すると、F−Nトンネル現象によってフローティングゲートFGから基板に電子が流れ、消去対象のメモリセルはすべて“1”データに設定される。
【0009】
これに対し、書き込みはビット毎に行われる。ソース電圧Vs=0V、コントロールゲート電圧Vg=9Vに設定した状態で、“0”に書き込むセルのビット線を5Vにバイアス(ドレイン電圧Vd=5V)してチャネルホットエレクトロン現象で発生した高エネルギーの電子をフローティングゲートに注入させる。この際、“1”のままにしたいセルのビット線を0Vに設定する(ドレイン電圧Vd=0V)と、電子の注入は起きずしきい値電圧Vtの変化は生じない。
【0010】
次に、書き込みや消去を確認するために、書き込みベリファイや消去ベリファイを行う。書き込みベリファイは、コントロールゲート電圧Vgを読み出し時の電圧に比べて高い電圧Vpvに設定して“0”読みを行う。そして、書き込みと書き込みベリファイを交互に実行していき、書き込み対象のセルがすべて“0”になったら書き込み動作が終了する。消去も同様に、読み出し時の電圧に比べて低い電圧VevをコントロールゲートCGに与えて“1”読みする消去ベリファイを実行してセル電流Icellを十分確保する。このように、セルのワード線電圧は動作モードによって様々に変わる。
【0011】
ところで、上述したようなフラッシュメモリの書き換え時間は、読み出し時間に比べて何桁も遅いため、フラッシュメモリを2つ以上のバンクに分けることによって、あるバンクが書き換え中であってもそれ以外のバンクのセルデータを読み出すことができる、いわゆるデュアルオペレーション(Dual operation)機能が導入されてきている(例えば、USP5867430,USP5847998)。また、MPUの高性能化に伴って、フラッシュメモリの読み出しの高速化が重要となってきている。そこで、ページモードやバーストモードを備えることによって、平均アクセス時間を大幅に短縮する技術が導入されてきた。
【0012】
更に、ISSCC2001で発表された64Mビットのフラッシュメモリでは、4Mビットのサイズのバンクを16個備え、また4ワード(word)のページ(page)長のページアクセス機能を搭載している。このフラッシュメモリでは、バンク毎に独立動作が可能となるために、バンク毎にロウデコーダが設けられている。
【0013】
しかしながら、上記のような構成は、デコーダ部の面積オーバーヘッドが大きいことを意味し、その結果チップコストが上昇してしまうという問題がある。
【0014】
【発明が解決しようとする課題】
上述したように従来の不揮発性半導体メモリは、書き換え時間が読み出し時間に比べて何桁も遅く、書き換え時間を速くしようとすると、デコーダ部の面積オーバーヘッドが大きくなり、チップコストの上昇を招くという問題があった。
【0015】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、複数バンクとページ読み出し機能を共に備えた不揮発性半導体メモリのデコーダ部の面積オーバーヘッドを抑え、チップコストを低減できる不揮発性半導体メモリを提供することにある。
【0017】
【課題を解決するための手段】
この発明の不揮発性半導体メモリは、第1及び第2の不揮発性メモリバンクと、これら第1及び第2の不揮発性メモリバンク間の領域に設けられ、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少ない。
【0018】
また、この発明の不揮発性半導体メモリは、第1及び第2の不揮発性メモリバンクと、これら第1及び第2の不揮発性メモリバンク間の領域に設けられ、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少なく、前記第1及び第2の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第1層目の金属層で形成され、前記読み出し用データ線及び書き込み・ベリファイ用データ線は第2層目の金属層で形成され、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線はそれぞれ、第3層目の金属配線または第1層目の金属配線で形成され、前記第1及び第2の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線にそれぞれカラムゲートを介して電気的に接続され、且つ第2層目の金属層からなる配線を介して、前記読み出し用データ線と前記書き込み・ベリファイ用データ線に選択的に接続される。
【0019】
更に、この発明の不揮発性半導体メモリは、第1及び第2の不揮発性メモリバンクと、これら第1及び第2の不揮発性メモリバンク間の領域に設けられ、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少なく、前記第1及び第2の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第1層目の金属層で形成され、前記読み出し用データ線及び書き込み・ベリファイ用データ線は第3層目の金属層で形成され、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線はそれぞれ、第2層目の金属配線で形成され、前記第1及び第2の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線にそれぞれカラムゲートを介して電気的に接続され、且つ前記読み出し用データ線と前記書き込み・ベリファイ用データ線に選択的に接続される。
【0020】
この発明の不揮発性半導体メモリは、第1及び第2の不揮発性メモリバンクと、これら第1及び第2の不揮発性メモリバンク間の領域に設けられ、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記第1及び第2の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第1層目の金属層で形成され、前記書き込み・ベリファイ用データ線は第1層目の金属層で形成され、前記読み出し用データ線は第3層目の金属層で形成され、前記第1及び第2の不揮発性メモリバンクのビット線と前記読み出し用データ線及び前記書き込み・ベリファイ用データ線とを接続する配線は第2層目の金属層で形成され、前記書き込み・ベリファイ用データ線の下に前記読み出し用データ線を配置したことを特徴としている。
【0022】
また、この発明の不揮発性半導体メモリは、各々が第1の不揮発性メモリ素子と、前記第1不揮発性メモリ素子に接続される第1のワード線及び第1のビット線と、前記第1ワード線に接続される第1のロウデコーダと、前記第1のビット線に接続される第1のカラムデコーダと、前記第1ロウデコーダと前記第1カラムデコーダに接続されるブロックデコーダとを有する複数の不揮発性メモリブロックがX方向及びY方向にマトリクス状配置された不揮発性メモリブロックマトリクスを備え、更に前記第1のロウデコーダに接続される第2のワード線と、前記第1のカラムデコーダに接続される第2のビット線と、前記第2ワード線に接続される第2のロウデコーダと、前記第2ビット線に接続される第2及び第3カラムデコーダとを有する第1及び第2の不揮発性メモリバンクを有し、前記第1の不揮発性メモリバンクの前記第2カラムデコーダと前記第2の不揮発性メモリバンクの前記第2カラムデコーダに共通接続される第1データ線と、前記第1の不揮発性メモリバンクの前記第3カラムデコーダと前記第2の不揮発性メモリバンクの前記第3カラムデコーダに共通接続される第2データ線と、前記第1データ線に接続される第1センスアンプと、前記第2データ線に接続される第2センスアンプとを具備し、前記第1データ線及び前記第1センスアンプはページサイズと同数であり、前記第2データ線、前記第2センスアンプはページサイズよりも少ない。
【0024】
更に、この発明の不揮発性半導体メモリは、各々が第1の不揮発性メモリ素子と、第1の冗長不揮発性メモリ素子と、前記第1不揮発性メモリ素子に接続される第1のワード線及び第1のビット線と、前記第1冗長不揮発性メモリ素子に接続される前記第1のワード線及び第1の冗長ビット線と、前記第1ワード線に接続される第1のロウデコーダと、前記第1ビット線及び前記第1冗長ビット線に接続される第1のカラムデコーダと、前記第1ロウデコーダと前記第1カラムデコーダに接続されるブロックデコーダとを有する複数の不揮発性メモリブロックがX方向及びY方向にマトリクス状配置された不揮発性メモリブロックマトリクスを備え、更に前記第1のロウデコーダに接続される第2のワード線と、前記第1のカラムデコーダに接続される第2のビット線及び第2の冗長ビット線と、前記第2ワード線に接続される第2のロウデコーダと、前記第2ビット線と前記第2冗長ビット線に接続される第2及び第3カラムデコーダとを有する第1及び第2の不揮発性メモリバンクを有し、前記第1の不揮発性メモリバンクの前記第2カラムデコーダ及び前記第2の不揮発性メモリバンクの前記第2カラムデコーダに共通接続される第1データ線と、前記第1の不揮発性メモリバンクの前記第3カラムデコーダ及び前記第2の不揮発性メモリバンクの前記第3カラムデコーダに共通接続される第2データ線と、前記第1データ線に接続される第1センスアンプと、前記第2データ線に接続される第2センスアンプとを具備し、前記第1データ線及び前記第1センスアンプはページサイズと同数であり、前記第2データ線、前記第2センスアンプはページサイズよりも少ない。
【0025】
上記のような構成によれば、複数バンクとページ読み出し機能を共に備えた不揮発性半導体メモリのデコーダ部の面積オーバーヘッドを抑え、チップコストを低減することができる。
【0026】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
まず、この発明の各実施の形態に係る不揮発性半導体メモリの概略を説明し、その後、具体的な構成例を説明する。
【0027】
[第1の実施の形態]
図1は、この発明の第1の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、2バンク構成になっており、第1のバンク(Bank 1)1と第2のバンク(Bank 2)2との間に読み出し用データ線(Data-line for read)3と書き込み・ベリファイ用データ線(Data-line for verify)4が配置されている。上記第1のバンク1のビット線5と上記第2のバンクのビット線6は、それぞれ上記読み出し用データ線3と書き込み・ベリファイ用データ線4に選択的に接続される。上記読み出し用データ線3は読み出し用センスアンプ(SenseAmp for read)7に接続され、上記書き込み・ベリファイ用データ線4は書き込み・ベリファイ用センスアンプ(SenseAmp for verify)8及び書き込み回路(Program circuit)9に接続される。
【0028】
上記のような構成によれば、第1のバンク1と第2のバンク2でデータ線3,4を共有できるので、パターン占有面積を縮小してチップコストを低減できる。
【0029】
[第2の実施の形態]
図2は、この発明の第2の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、ページリードを行うことを前提としたもので、基本的には第1の実施の形態と同様な回路から構成されている。第1のバンク1と第2のバンク2との間には、128ビット(bit)幅の読み出し用データ線3’と16ビット幅の書き込み・ベリファイ用データ線4’が配置されている。上記第1のバンク1のビット線5と上記第2のバンク2のビット線6は、それぞれ上記読み出し用データ線3’と書き込み・ベリファイ用データ線4’に選択的に接続される。上記読み出し用データ線3’は128セット(set)の読み出し用センスアンプ7’に接続され、上記書き込み・ベリファイ用データ線4’は16セットの書き込み・ベリファイ用センスアンプ8’及び16セットの書き込み回路9’に接続される。
【0030】
すなわち、ページリードを行う場合、読み出し用のデータ線3’と読み出し用のセンスアンプ7’がページサイズと同数になっており、書き込み・ベリファイ用データ線4’、書き込み・ベリファイ用センスアンプ8’及び書き込み回路9’はページサイズよりも少なくなっている。
【0031】
これによって、書き込み・ベリファイ用データ線4’、書き込み・ベリファイ用センスアンプ8’及び書き込み回路9’のパターン占有面積を縮小してチップコストを低減できる。
【0032】
[第3の実施の形態]
図3は、この発明の第3の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、2バンク構成になっており、第1のバンク1と第2のバンク2中のメモリセルトランジスタのドレイン配線は、第1層目の金属層で形成されている。上記第1のバンク1と第2のバンク2との間には、第2層目の金属層(metal2)からなる読み出し用データ線3と書き込み・ベリファイ用データ線4が配置されている。上記第1のバンク1のビット線5と上記第2のバンクのビット線6はそれぞれ、第1層目の金属層(metal1)からなり、上記読み出し用データ線3と書き込み・ベリファイ用データ線4に選択的に接続される。上記読み出し用データ線3は読み出し用センスアンプ7に接続され、上記書き込み・ベリファイ用データ線4は書き込み・ベリファイ用センスアンプ8及び書き込み回路9に接続される。
【0033】
図4乃至図7はそれぞれ、上記図3に示した回路における第1及び第2のバンク1,2の構成例について説明するためのもので、図4は1つのブロックの一部を抽出して示す回路図、図5は上記読み出し用データ線3または書き込み・ベリファイ用データ線4に接続される上記第1及び第2のバンク1,2中のビット線を示す図、図6は上記図4に示したブロックにおけるビット線方向(Y−Y’線)に沿った断面構成図、図7は上記図4に示したブロックにおけるワード線方向(X−X’線)に沿った断面構成図である。
【0034】
図4に示すブロック(block)中には、メモリセルトランジスタMCがマトリクス状に配置されており、各メモリセルトランジスタMCのコントロールゲートは、ポリシリコンまたはタングステンシリコン(poly Si or WSi)からなるワード線wl0〜wl3に行毎に接続されている。また、各メモリセルトランジスタMCのドレインは第1層目の金属層(metal1)からなるローカルビット線lbl0,Lbl1,…に列毎に接続され、ソースはソース線(source-line)に共通接続されている。上記ローカルビット線lbl0,lbl1,…はそれぞれ、カラムゲート(col.gate)を介して第2層目の金属層(metal2)からなるメインビット線mbl0に共通接続される。
【0035】
上記メインビット線mbl0は、図5乃至図7に示すように、ローカルビット線lbl0,Lbl1,…上を複数のブロック(block)上を通過して配線されている。
【0036】
上記のような構成によれば、メインビット線mbl0をローカルビット線lbl0,Lbl1,…上に配置して複数のブロック上を通過させることができるので、パターン占有面積を縮小してチップコストを低減できる。
【0037】
なお、上記図3に示した回路において、第1及び第2のバンク1,2中のメモリセルトランジスタのドレイン配線を第1層目の金属層(metal1)、読み出し用データ線3と書き込み・ベリファイ用データ線4を第3層目の金属層(metal3)、上記第1及び第2のバンク1,2のビット線と上記読み出し用データ線3及び書き込み・ベリファイ用データ線4を第2層目の金属層(metal2)で形成することもできる。
【0038】
図8乃至図11はそれぞれ、上記図3に示した回路における第1及び第2のバンクの他の構成例について説明するためのもので、図8は1つのブロックの一部を抽出して示す回路図、図9は上記読み出し用データ線または書き込み・ベリファイ用データ線に接続される上記第1及び第2のバンクのビット線を示す図、図10は上記図8に示したブロックにおけるビット線方向(Y−Y’線)に沿った断面構成図、図11は上記図8に示したブロックにおけるワード線方向(X−X’線)に沿った断面構成図である。
【0039】
図8に示すブロック中には、メモリセルトランジスタMCがマトリクス状に配置されており、各メモリセルトランジスタMCのコントロールゲートは、ポリシリコンまたはタングステンシリコンからなるワード線wl0〜wl3に行毎に接続されている。上記ワード線wl0,wl2はトランジスタQ0,Q2の電流通路を介して共通接続され、この共通接続点が第2層目の金属層からなりX−X’方向に隣接するブロックで共用される配線f0に共通接続される。また、上記ワード線wl1,wl3はトランジスタQ1,Q3の電流通路を介して共通接続され、この共通接続点が第2層目の金属層からなりX−X’方向に隣接するブロックで共用される配線f1に共通接続される。上記トランジスタQ0,Q1のゲートは配線m0に接続され、上記トランジスタQ2,Q3のゲートは配線m1に接続される。上記各メモリセルトランジスタMCのドレインは第1層目の金属層からなるローカルビット線lbl0,lbl1,…に列毎に接続され、ソースはソース線に共通接続されている。上記ローカルビット線lbl0,Lbl1,…はそれぞれ、カラムゲートを介して第3層目の金属層からなるメインビット線mbl0に共通接続されている。
【0040】
図9乃至図11に示すように、上記配線f0,f1,…、m0,m1,…はローカルビット線lbl0,Lbl1,…上を複数のブロック上をX−X’方向に通過して配線されている。また、上記メインビット線mbl0は、上記ローカルビット線lbl0,Lbl1,…及び上記配線f0,f1,…、m0,m1,…上を、Y−Y’方向に複数のブロック上を通過して配線されている。
【0041】
上記のような構成によれば、メインビット線mbl0を配線f0,f1,…、m0,m1,…とローカルビット線lbl0,Lbl1,…上に配置して複数のブロック上を通過させることができるので、パターン占有面積を縮小してチップコストを低減できる。
【0042】
[第4の実施の形態]
図12は、この発明の第4の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、2バンク構成になっており、第1のバンク1と第2のバンク2中のメモリセルトランジスタのドレイン配線は、第1層目の金属層で形成されている。上記第1のバンク1と第2のバンク2との間には、第3層目の金属層からなる読み出し用データ線3と第1層目の金属層からなる書き込み・ベリファイ用データ線4が積層して配置(図12では接続関係の説明のために平面的に表現している)されている。上記第1のバンク1のビット線5と上記第2のバンク2のビット線6はそれぞれ、第2層目の金属層からなり、上記読み出し用データ線3と書き込み・ベリファイ用データ線4に選択的に接続される。上記読み出し用データ線3は読み出し用センスアンプ7に接続され、上記書き込み・ベリファイ用データ線4は書き込み・ベリファイ用センスアンプ8及び書き込み回路9に接続される。
【0043】
上記図12に示した回路における第1及び第2のバンク1,2は、書き込み・ベリファイ用データ線4が読み出し用データ線3の下に配置されるのみで、基本的には図8乃至図12と同様である。
【0044】
上記のような構成であっても、メインビット線を配線とローカルビット線上に配置して複数のブロック上を通過させることができるので、パターン占有面積を縮小してチップコストを低減できる。
【0045】
なお、上述した第1乃至第4の実施の形態では、2バンク構成を例にとって示したが、同様にして4バンク、あるいはそれ以上のバンク構成にも適用できる。
【0046】
[具体例]
次に、上述した各実施の形態が適用される不揮発性半導体メモリの具体的な構成例について詳しく説明する。
【0047】
図13は、この発明の実施の形態に係る不揮発性半導体メモリの概略構成を示すブロック図である。この不揮発性半導体メモリは、メモリセルアレイ(Memory cell array)11、ロウデコーダ(Row decoder)12、カラムデコーダ(Column decoder)13、ブロックデコーダ(Block decoder)14、カラムゲート(Column gate)15、センスアンプ(Sense amp)16、書き込み回路(Program circuit)17、チャージポンプ(Charge pumps)18、電圧スイッチ(Voltage switch)19、I/Oバッファ(I/O buffer)20、コントローラ(Controller)21、コマンドレジスタ(Command register)22及びアドレスバッファ(Address buffer)23などを含んで構成されている。
【0048】
上記アドレスバッファ23に入力されたアドレス信号ADDは、ロウデコーダ12、カラムデコーダ13及びブロックデコーダ14にそれぞれ供給されるとともに、一部がコマンドレジスタ22に供給される。また、上記I/Oバッファ20に供給された書き込みデータWDAは書き込み回路17に供給され、コマンドCMDはコマンドレジスタ22に供給される。このコマンドレジスタ22の出力はコントローラ21に供給されてデコードされ、このコントローラ21でセンスアンプ16、書き込み回路17、チャージポンプ18及び電圧スイッチ19などが制御される。上記チャージポンプ18の出力電圧Vddh,Vddr,Vbbはそれぞれ、電圧スイッチ19、カラムデコーダ13及びブロックデコーダ14に供給され、出力電圧Vddpは書き込み回路17に供給される。上記電圧スイッチ19の出力電圧VSWi,VBBiはロウデコーダ12に供給される。
【0049】
上記書き込み回路17に供給された書き込みデータWDAは、カラムデコーダ13によって選択されたカラムゲート15を介して、メモリセルアレイ11のビット線BLsに供給され、ロウデコーダ12によって選択されたワード線WLsとの交点に接続されたメモリセルに書き込まれる。この際、書き込みが行われるブロックは、上記ブロックデコーダ14によって指定される。
【0050】
一方、上記ロウデコーダ12、カラムデコーダ13及びブロックデコーダ14によって選択されたメモリセルから読み出されたデータRDAは、カラムゲート15を介してセンスアンプ16に供給されてセンス及び増幅され、I/Oバッファ20を介して読み出されるようになっている。
【0051】
図14は、上記図13に示した不揮発性半導体メモリのより詳細な構成例を示しており、2つのリダンダンシブロックを有する2バンク構成の16Mビットフラッシュメモリのレイアウトイメージを示している。電源スイッチ及びデコーダVolDecからX方向に8つのブロックが配置され、この電源スイッチ及びデコーダVolDecから出力される信号Mi/MiB,Fi,Hiは、セルアレイCellArray上を通過する2層目の金属層(M2)で配線される。一方、ローカルビット線(local bit-line)は1層目の金属層で、グローバルビット線(global bit-line)は3層目の金属層(M3)でそれぞれ配線される。上記グローバルビット線は、2段目のカラムデコーダColDec8からY方向にバンク0に対しては3ブロック、バンク1に対しては1ブロックとブートブロックの2ブロックを共通接続する。選択された1つのカラムデコーダColDec8に接続されているメインビット線が共通データ線に接続される。リダンダンシブロックのローカルビット線は置換え時にデータ線に接続される。
【0052】
次に、上記図14に示したレイアウトイメージにおける各ブロックの構成について説明する。
【0053】
図15(a)は、1層目の金属層からなるブロック(block)内のローカルビット線LBL0〜LBL3を、第3層目の金属層からなるメインビット線(main bit-line)MBLに選択的に接続するためのカラムゲート1stCOL1の回路構成を示している。図15(b)は、上記図15(a)に示したカラムゲート1stCOL1のシンボル図である。図15(a)に示すように、カラムゲート1stCOL1は、電流通路の一端がローカルビット線LBL0〜LBL3に接続され、電流通路の他端がメインビット線MBLに接続され、ゲートにカラムデコーダColDec1からのデコード信号BLKH0〜BLKH3が供給されるトランジスタBQ0〜BQ3で構成されている。
【0054】
図16(a),(b)はそれぞれ、上記図15(a),(b)に示したカラムゲート1stCOL1を8つ備えたカラムゲート1stCOL2のシンボル図を示している。このカラムゲート1stCOL2は、各I/Oに対応して設けられている。
【0055】
図17(a)〜(c)はそれぞれ、カラムゲートを示しており、上記カラムゲート1stCOL2をワード幅、すなわち16個(図17(a))と、カラムリダンダンシ用カラムゲート1stCOL1を1個(図17(b))備えたカラムゲート1stCOL3(図17(c))を示している。カラムリダンダンシ用カラムゲート1stCOL1は、ローカルビット線4本(RDLBL0〜RDLBL3)とメインビット線1本(RDMBL)を有し、カラム選択信号を本体と同じ信号H0〜H3で制御できる。図17(c)に示すカラムゲート1stCOL3は、本体ローカルビット線512本とカラムリダンダンシ用ビット線4本をメインビット線128本とカラムリダンダンシ用ビット線1本にデコードする。
【0056】
図18(a),(b)は512KビットのメモリセルアレイCellArrayを示しており、図18(a)は回路図、図18(b)はそのシンボル図である。図18(a)に示すように、メモリセルトランジスタMCは、リダンダンシ用を含めると516×1024のマトリクス状に配置されており、各メモリセルトランジスタMCのコントロールゲートはワード線WL0〜WL1023に行毎に接続され、ドレインはローカルビット線LBL0〜LBL511及びリダンダンシ用ローカルビット線RDLBL0〜RDLBL3に列毎に接続され、ソースはソース線SLに共通接続されている。
【0057】
図19(a),(b)はそれぞれ、64KビットのブートブロックセルアレイBootCellArrayを示しており、図19(a)は回路図、図19(b)はそのシンボル図である。図19(a)に示すように、128本のワード線を備え、カラムは本体と同じ構成としている。すなわち、メモリセルトランジスタMCは、リダンダンシ用を含めると516×128のマトリクス状に配置されており、各メモリセルトランジスタMCのコントロールゲートはワード線WL0〜WL127に行毎に接続され、ドレインはローカルビット線LBL0〜LBL511及びリダンダンシ用ローカルビット線RDLBL0〜RDLBL3に列毎に接続され、ソースはソース線SLに共通接続されている。
【0058】
図20(a),(b)はそれぞれ、ワード線毎に接続されるロウデコーダRowDec0を示しており、図20(a)は回路図、図20(b)はそのシンボル図である。図20(a)に示すように、ロウデコーダRowDec0は、Nチャネル型トランジスタn1とPチャネル型トランジスタp1からなるトランスファゲートと、Nチャネル型トランジスタn2とで構成されている。上記トランスファゲートは、プリデコード信号ペアMi/MiBで制御され、信号BLKFjをワード線WLi,jに供給するか否かを制御している。また、上記トランジスタn2のゲートには、上記プリデコード信号MiBが供給されてオン/オフ制御され、ワード線WLi,jの非選択時に、非選択ワード線電位VBBBiを与えるようになっている。
【0059】
図21(a),(b)はそれぞれ、プリデコード信号ペアMi/MiBで制御されるロウデコーダを示している。図21(b)に示すロウデコーダRowDec1は、図21(a)に示すように8個の上記ロウデコーダRowDec0で構成され、隣接する8本のワード線は同じプリデコード信号ペアMi/MiBで制御される。
【0060】
図22は、上記図21(a),(b)に示したロウデコーダRowDec1を128個有するロウデコーダRowDec2を示している。512KビットのメモリセルアレイCellArrayにおける1024本のワード線は、8つの信号BLKFiと128のプリデコード信号ペアMi/MiBの組み合わせでデコードされる。
【0061】
図23(a),(b)はそれぞれ、プリデコード信号ペアMi/MiBを出力するプリデコーダRowDec3を示している。図23(a)は回路図、図23(b)はそのシンボル図である。図23(a)に示すように、プリデコーダは、消去信号ERASE及びロウアドレスRA<3:9>が供給されるアンドゲートAND1と、電圧VSWi,VBBiで動作するレベルシフタLS1とから構成されている。そして、このレベルシフタLS1からプリデコード信号ペアMi/MiBを出力するようになっている。
【0062】
図24(a),(b)は、上記図23(a),(b)に示したプリデコーダRowDec3を128対(図24(a))有するロウデコーダRowDec4を示している。図24(b)はそのシンボル図である。128対のプリデコード信号ペアMi/MiBは、7つのロウアドレスRA<3:9>のデコード信号である。消去時には消去信号ERASEBがロウレベルとなり、128対のプリデコード信号ペアMi/MiBは全て非選択状態になる。
【0063】
図25(a),(b)は、選択ワード線を駆動するロウデコーダRowDec5を示しており、図25(a)は回路図、図25(b)はそのシンボル図である。図25(a)に示すように、ロウデコーダRowDec5は、消去信号ERASE及びロウアドレスRA<0:2>が供給されるアンドゲートAND2と、電圧VSWi,VBBiで動作するレベルシフタLS2とから構成されている。そして、ロウアドレスRA<0:2>をデコードし、上記レベルシフタLSから信号Fiを出力するようになっている。
【0064】
図26(a),(b)は、8個の上記ロウデコーダRowDec5でロウデコーダRowDec6を構成したブロック図及びそのシンボル図である。
【0065】
図27(a),(b)は、ブロックデコーダBlockDecを示しており、図27(a)は回路図、図27(b)はそのシンボル図である。図27(a)に示すように、ブロックデコーダ14は、アンドゲートAND3,AND4、レベルシフタLS3〜LS6及びインバータINV1などから構成されている。上記アンドゲートAND3には、ブロックアドレスBA<0:2>が供給され、このアンドゲートAND3の出力信号がレベルシフタLS3、レベルシフタLS4及びアンドゲートAND4の一方の入力端に供給される。上記アンドゲートAND4の他方の入力端には、消去信号ERASE(消去信号ERASEBと逆相の信号)が供給され、このアンドゲートAND4の出力信号がレベルシフタLS5及びレベルシフタLS6に供給される。
【0066】
上記レベルシフタLS3は、電圧VSWi,VBBiで動作し、信号BSHを出力する。上記レベルシフタLS4は、電圧VSWCi,gndで動作し、信号BSHHを出力する。上記レベルシフタLS5は、電圧VSWCi,gndで動作し、ブロックiのセルソース線SLiを駆動する。上記レベルシフタLS6は、電圧VSWi,VBBiで動作し、このレベルシフタLS6の出力が電圧gnd,VBBiで動作するインバータINV1を介して信号VBBBiとして出力する。
【0067】
すなわち、このブロックデコーダBlockDecは、ブロックアドレスBA<0:2>をデコードした異なったレベルの信号BSH,BSHHを出力する。また、ブロックiの消去選択時に、このブロックiのセルソース線SLiに電圧VSWCiを印加する。信号VBBBiは非選択ワード線電位を与えるもので、消去選択時にVBBiレベルとなる。
【0068】
図28(a),(b)は、ロウデコーダRowDec7(信号BLKFiの生成回路)を示しており、図28(a)は回路図、図28(b)はシンボル図である。このロウデコーダRowDec7は、電圧VSWi,VBBiで動作するアンドゲートAND5で構成され、信号Fiと信号BSHとのAND論理で信号BLKFiを生成する。
【0069】
図29(a),(b)は、上記図28(a),(b)に示したロウデコーダRowDec7を8個設けて構成したロウデコーダRowDec8であり、図29(a)はブロック図、図29(b)はそのシンボル図である。
【0070】
図30(a),(b)は、ブートブロック用のブロックデコーダBootBlockDecを示しており、図30(a)は回路図、図30(b)はそのシンボル図である。図30(a)に示すように、ブートブロック用のブロックデコーダBootBlockDecは、アンドゲートAND6,AND7、レベルシフタLS7〜LS10及びインバータINV2などから構成されている。上記アンドゲートAND6には、ロウアドレスRA<7:9>とブロックアドレスBA<0:2>が供給され、このアンドゲートAND6の出力信号がレベルシフタLS7、レベルシフタLS8及びアンドゲートAND7の一方の入力端に供給される。上記アンドゲートAND7の他方の入力端には、消去信号ERASEが供給され、このアンドゲートAND7の出力信号がレベルシフタLS9及びレベルシフタLS10に供給される。
【0071】
上記レベルシフタLS7は、電圧VSWi,VBBiで動作し、信号BSHを出力する。上記レベルシフタLS8は、電圧VSWCi,gndで動作し、信号BSHHを出力する。上記レベルシフタLS9は、電圧VSWCi,gndで動作し、セルソース線SLを駆動する。上記レベルシフタLS10は、電圧VSWi,VBBiで動作し、このレベルシフタLS10の出力が電圧gnd,VBBiで動作するインバータINV2を介して信号VBBBiとして出力する。
【0072】
上記のような構成において、ロウアドレスRA<7:9>が全てハイレベルになるとブートブロックが選択される。8個のブートブロックBootBLKはロウアドレスRA<7:9>によって選択される。
【0073】
図31(a),(b)は、カラムデコーダColDec1(信号BLKHiの生成回路)を示しており、図31(a)は回路図、図31(b)はシンボル図である。このカラムデコーダColDec1は、電圧VSWCi,gndで動作するアンドゲートAND8で構成され、信号BSHHと信号HiとのAND論理で信号BLKHiを生成する。
【0074】
図32(a),(b)は、カラムデコーダColDec2を示しており、図32(a)はブロック図、図32(b)はそのシンボル図である。このカラムデコーダColDec2は、4個のカラムデコーダColDec1で構成されている。ここで、信号H<0:3>は、カラムアドレスCA<3:4>のデコード信号をレベル変換したものである。
【0075】
図33(a),(b)は、カラムデコーダColDec3の構成例を示しており、図31(a)は回路図、図31(b)はシンボル図である。このカラムデコーダColDec3は、カラムアドレスCA<3:4>が供給されるアンドゲートAND9と、このアンドゲートAND9の出力信号が供給され、電圧VSWCi,gndで動作するレベルシフタLS11で構成され、信号H<0:3>を生成する。
【0076】
メインビット線MBL0,MBL1は、図34(a),(b)で示すようなカラムゲート2ndCOL1で選択的に読み出し専用データ線R_DLに接続される。図34(a)は回路図であり、図34(b)はそのシンボル図である。図34(a)に示すように、カラムゲート2ndCOL1は、電流通路の一端がメインビット線MBL0に接続され、他端が読み出し専用データ線R_DLに接続され、ゲートに読み出しカラムゲート選択信号R_BLKD0が供給されるトランジスタRQ0と、電流通路の一端がメインビット線MBL1に接続され、他端が読み出し専用データ線R_DLに接続され、ゲートに読み出しカラムゲート選択信号R_BLKD1が供給されるトランジスタRQ1とから構成されている。
【0077】
ページ長が4ワードすなわち64ビットの場合には、図35(a)〜(c)に示すように、上記図34(a),(b)に示したカラムゲート2ndCOL1を64個設けたカラムゲート2ndCOL2でデコードが行われる。ここで、図35(b)に示すように、各ビットのカラムリダンダンシメインビット線RDMBLは、ゲートに信号R_BLKDRDが供給されるトランジスタRQ3の電流通路を介してカラムリダンダンシデータ線R_RDDLに接続される。
【0078】
図36(a),(b)は、書込みやベリファイ時にメインビット線MBL0〜MBL7上の信号をデコードして選択的にオート専用データ線A_DLに接続するカラムゲート2ndCOL3を示すもので、図36(a)は回路図、図36(b)はそのシンボル図である。図36(a)に示すように、カラムゲート2ndCOL3は、電流通路の一端がそれぞれメインビット線MBL0〜MBL7に接続され、他端がオート専用データ線A_DLに接続され、ゲートに信号A_BLKD0〜A_BLKD7が供給されるトランジスタAQ0〜AQ7から構成されている。
【0079】
図37(a)〜(c)は、上記図36(a),(b)に示したカラムゲート2ndCOL3を用いて構成したカラムゲート2ndCOL4である。
【0080】
図38(a)〜(c)は、128本のメインビット線MBL<0:127>と1本のリダンダンシ用メインビット線RDMBLを、64+1本の読み出し用データ線と16+1本のオート用データ線に選択的に接続するカラムゲート2ndCOL5を示している。図38(a),(b)はブロック図であり、図38(c)はそのシンボル図である。
【0081】
図39(a),(b)は信号R_JHHを出力するデコーダMcolDec1を示しており、図39(a)は回路図、図39(b)はそのシンボル図である。このデコーダMcolDec1は、図39(a)に示すように、読み出し対象バンク信号R_BANKiと読み出し用ブロックアドレス信号R_BA<0:2>とが供給されるアンドゲートAND10と、電圧VSWCi,gndで動作するレベルシフタLS12で構成されている。よって、信号R_JHHは、読み出し対象バンク信号R_BANKiと読み出し用ブロックアドレス信号R_BA<0:2>のデコード信号で与えられる。
【0082】
図40(a),(b)は、読み出しカラムゲート選択信号R_BLKDiを出力するデコーダMcolDec2を示している。図40(a)は回路図、図40(b)はそのシンボル図である。このデコーダMcolDec2は、電圧VSWCi,gndで動作し、上記図39(a),(b)に示したデコーダMcolDec1から出力される信号R_JHH、及び信号R_GDiが供給されるアンドゲートAND12で構成され、読み出しカラムゲート選択信号R_BLKDiを出力する。
【0083】
図41(a),(b)は、上記デコーダMcolDec2を3個有するデコーダMcolDec3を示しており、図41(a)はブロック図、図41(b)はそのシンボル図である。
【0084】
同様に、図42(a),(b)乃至図44(a),(b)はそれぞれ、オート用のカラムゲート信号のデコーダMcolDec4,McolDec5,McolDec6をそれぞれ示している。入力信号と出力信号が異なるが、基本的には上述した図39(a),(b)〜図41(a),(b)のデコーダと同じ構成になっている。すなわち、デコーダMcolDec4はアンドゲートAND13とレベルシフタLS13で構成され、デコーダMcolDec5はアンドゲートAND14で構成される。また、デコーダMcolDec6は、上記デコーダMcolDec5を9個用いて構成される。
【0085】
図45(a),(b)及び図46(a),(b)はそれぞれ、ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダMcolDec1Boot,McolDec4Bootを示している。デコーダMcolDec1Bootは、図45(a)に示すように、信号R_MBLKBOOTと信号R_RA<7:9>が供給されるアンドゲートAND14と、信号R_MBLK<3>と信号R_BA<0:2>が供給されるアンドゲートAND15と、これらアンドゲートAND14,AND15の出力信号が供給されるオアゲートOR1と、電圧VSWCi,gndで動作し、上記オアゲートOR1の出力信号をレベルシフトするレベルシフト回路LS14とから構成されている。そして、このレベルシフト回路LS14から信号R_JHHを出力するようになっている。
【0086】
また、デコーダMcolDec4Bootは、図46(a)に示すように、信号A_MBLKBOOTと信号A_RA<7:9>が供給されるアンドゲートAND16と、信号A_MBLK<3>と信号A_BA<0:2>が供給されるアンドゲートAND17と、これらアンドゲートAND16,AND17の出力信号が供給されるオアゲートOR2と、電圧VSWCi,gndで動作し、上記オアゲートOR2の出力信号をレベルシフトするレベルシフト回路LS15とから構成されている。そして、このレベルシフト回路LS15から信号A_JHHを出力するようになっている。図45(b)及び図46(b)にそれぞれのデコーダMcolDec1Boot,McolDec4Bootのシンボル図を示す。
【0087】
図47(a),(b)はそれぞれ、信号R_BLKD<0:1>,R_BLKDRD,A_BLKD<0:7>,A_BLKDRDを出力するデコーダMcolDec7を示しており、図47(a)は構成を示すブロック図、図47(b)はそのシンボル図である。図47(a)に示すように、デコーダMcolDec7は、デコーダMcolDec1とMcolDec3、及びデコーダMcolDec4とMcolDec6がそれぞれ接続されて構成される。
【0088】
図48(a),(b)はそれぞれ、ブートブロックを含むバンク用のカラムゲート信号を出力するデコーダMcolDec7Bootを示しており、図48(a)は構成を示すブロック図、図48(b)はそのシンボル図である。図48(a)に示すように、デコーダMcolDec7Bootは、デコーダMcolDec1BootとMcolDec3、及びデコーダMcolDec4BootとMcolDec6がそれぞれ接続されて構成される。
【0089】
図49(a),(b)及び図50(a),(b)はそれぞれ、ブートブロックを含まないバンク用及びブートブロックを含むバンク用の、カラムゲート信号出力とデコーダカラムゲートの接続関係を示しており、図49(a),図50(a)は構成を示すブロック図、図49(b),図50(b)はそれぞれのシンボル図である。図49(a)に示すように、デコーダColDec8は、デコーダMcolDec7の出力端とデコーダ2ndCOL5の入力端がそれぞれ接続されて構成される。また、図50(a)に示すように、デコーダColDec8Bootは、デコーダMcolDec7Bootの出力端とデコーダ2ndCOL5の入力端がそれぞれ接続されて構成される。
【0090】
図51(a),(b)、図52(a),(b)及び図53はそれぞれ、カラムゲート選択信号のグローバルデコーダColGlobalDecを示しており、図51(a),(b)及び図52(a),(b)は各デコード信号を生成する回路部、図53はグローバルデコーダColGlobalDecのシンボル図である。図51(a)は信号R_GD<0:1>を生成する回路部、図51(b)は信号R_GDRDを生成する回路部、図52(a)は信号A_GD<0:7>を生成する回路部、図52(b)は信号A_GDRDを生成する回路部である。いずれの回路部も、アンドゲート(AND18〜AND21)とレベルシフタ(LS16〜LS19)から構成されている。
【0091】
図54(a)〜(c)及び図55(a)〜(c)はそれぞれ、ブートブロックを含まないバンク用及びブートブロックを含むバンク用の、グローバルカラムゲート信号出力とカラムデコーダの接続関係を示している。図54(a)に示すグローバルデコーダColGlobalDecの出力信号R_GD<0:1>,R_GDRD,A_GD<0:7>,A_GDRDは、図54(b)に示すカラムデコーダColDec8に供給され、このカラムデコーダColDec8によってメインビット線及びリダンダンシ用メインビット線MBL0<0:127>,RDMBL0,…,MBL7<0:127>,RDMBL7が駆動される。図54(c)は、上記グローバルデコーダColGlobalDecとカラムデコーダColDec8によって形成したデコーダColDec9のシンボル図である。
【0092】
また、図55(a)に示すグローバルデコーダColGlobalDecの出力信号R_GD<0:1>,R_GDRD,A_GD<0:7>,A_GDRDは、図55(b)に示すカラムデコーダColDec8Bootに供給され、このカラムデコーダColDec8によってメインビット線及びリダンダンシ用メインビット線MBL0<0:127>,RDMBL0,…,MBL7<0:127>,RDMBL7が駆動される。図55(c)は、上記グローバルデコーダColGlobalDecとカラムデコーダColDec8Bootによって形成したデコーダColDec9Bootのシンボル図である。
【0093】
図56(a),(b)は、512Kビットのブロック構成を示しており、図56(a)は構成を示すブロック図、図56(b)はシンボル図である。図56(a)に示すように、ブロックBLKはセルアレイCellArray、初段カラムゲート1stCol3、初段カラムゲート1stCol3用のデコーダColDec2、ロウデコーダRowDec8及びブロックデコーダBlockDecから構成される。
【0094】
図57(a),(b)は、上記512Kビットのブロック8個からなる4Mビットのコア4MbCOREを示しており、図57(a)は構成を示すブロック図、図57(b)はシンボル図である。これら8個のブロックは、電圧VSWCi,VSWi,VBBi、及び信号Mi/MiB,Fi,Hiを共有している。そして、メインビット線MBL<0:127>,MBLRDは8ブロックで独立している。
【0095】
図58(a),(b)は、ブートブロックBootBLKを示しており、図58(a)は構成を示すブロック図、図58(b)はシンボル図である。ブロックBLKと相違する点は、ワード線数が1/8、RowDec2の数が1/8、プリデコード信号ペアMi/MiBを転送する信号線が1/8の16本になっていることである。
【0096】
図59(a),(b)は、8個のブートブロックBootBLKの接続関係を示している。これら8個のブートブロックBootBLKは電圧VSWCi,VSWi,VBBi、及び信号Mi/MiB,Fi,Hiを共有する。そして、メインビット線MBL<0:127>,MBLRDは8ブロックで独立している。
【0097】
図60はアドレスバッファの構成例をiビットに着目して示す回路図である。このアドレスバッファは、バッファ回路BAC1,BAC2、クロックドインバータCINV1,CINV2及びインバータINV3で構成されている。信号BUSYは書込みや消去動作実行中ハイレベルになる信号であり、オートアドレスA_BA,RA,CAはオート実行中アドレスパッドAiの変化を受け付けない。R_BA,CA,RAはリード用アドレスを示す。ブロック上位アドレスBA<3:4>は信号BUSYまたは信号READEでタイミング制御されたメインブロックアドレス(main block address)MBLK<0:3>にデコードされる(本実施の形態では16Mビットの容量のフラッシュメモリを例に取っている)。
【0098】
図61は、アドレススイッチを示す回路図である。このアドレススイッチは、アンドゲートAND22,AND23,AND24、トランスファゲートTG1,TG2、インバータINV4a,INV4b及びNチャネル型MOSトランジスタQ4などで構成され、各4Mビットのコア4MbCOREまたはブートコアBootCOREに対して備えられている。選択ブロックがブロックリダンダンシに置換えられていない場合、信号A_HITBLKBまたは信号R_HITBLKBはハイレベルとなって、選択4MbCOREまたはBootCOREのアドレスBA,RA,CAはオート時A_BA,RA,CA、リード時R_BA,RA,CAとなる。非選択4MbCOREまたはBootCOREのアドレス信号は全てロウレベルになる。
【0099】
図62はバンク信号発生回路の構成例を示している。本実施の形態では2バンク構成を例に取っている。ブロックアドレスの上位4Mビット(BA<3>=BA<4>=H)は第1のバンクBANK1に属し、それ以外の12Mビットは第2のバンクBANK0に属する。信号BANKもオート用とリード用の2つがある。
【0100】
図63(a),(b)乃至図65(a),(b)はそれぞれ、電源スイッチVolSW1,VolSW2,VolSW3を示しており、図63(a)、図64(a)及び図65(a)は回路図、図63(b)、図64(b)及び図65(b)はそのシンボル図である。電源スイッチVolSW1は、図63(a)に示すように、レベルシフタLS20とPチャネル型MOSトランジスタQ5,Q6で構成される。また、電源スイッチVolSW2は、図64(a)に示すように、レベルシフタLS21とPチャネル型MOSトランジスタQ7,Q8で構成される。更に、電源スイッチVolSW3は、図65(a)に示すように、レベルシフタLS22とPチャネル型MOSトランジスタQ9,Q10で構成されている。カラム用電源VSWCはバンク毎に、ロウ用電源VSWとVBBは4Mbコア4MbCOREまたはブートコアBootCORE毎に切り替えられる。
【0101】
図66及び図67はそれぞれ、ブロックリダンダンシ制御信号出力回路の構成例を示している。ここでは、リダンダンシブロックが2つの場合を例に取っている。リダンダンシアドレス記憶ヒューズデータBA_FUSE0<0:4>またはBA_FUSE1<0:4>と一致した場合に信号HITがハイレベルに立ち上がる。この信号HITもまたオート用とリード用の2つがある。
【0102】
図68は、メインブロックアドレスを生成する回路を示しており、この回路から出力されるメインブロックアドレス信号MBLKは4Mビットコア4MbCOREまたはブートコアBootCOREを選択する信号となる。
【0103】
図69(a),(b)は、4Mビットコア4MbCORE毎に備えられる電源スイッチ及びデコーダVolDecの構成例を示している。電源スイッチ及びデコーダVolDecは、図69(a)に示すように、電源スイッチVolSW2、電源スイッチVolSW3、ロウデコーダRowDec4、ロウデコーダRowDec6、及びカラムデコーダColDec3から構成される。
【0104】
図70(a),(b)は、4Mビットコア4MbCOREと上記電源スイッチ及びデコーダVolDecからなる4Mビットの電源スイッチ及びデコーダ4MbCoreVolDecを示しており、図70(a)は構成を示すブロック図、図70(b)はそのシンボル図である。この電源スイッチ及びデコーダ4MbCoreVolDecは、ブロックリダンダンシ選択時に、本体側アドレスは非選択、本体電源スイッチは選択状態にしてリダンダンシ選択の有無によらず電源の寄生容量の変動を抑えるようにしたものである。
【0105】
デコーダへの入力アドレスは、図61に示したようにブロックリダンダンシを使っている場合(HITBLK=H)に全て非選択状態にされ、メモリセルには電圧は印加されない。一方、図64及び図65に示した電源スイッチVolSW2,VolSW3は、リダンダンシ置き換えの有無によらず選択状態にされている。これは電源VSW,VBBの寄生容量をできるだけ一定にするためになされる。すなわち、電源スイッチもリダンダンシ情報に基づいて非選択状態とした場合、リダンダンシブロックが選ばれた場合の寄生容量はブロック1つ分であるのに対して、リダンダンシが選ばれなかった場合の寄生容量はブロック8つ分であり、両者の差は比較的大きい。書き換え電圧は昇圧回路によって発生されるが、その立ち上がり時間は寄生容量に強く依存する。寄生容量がリダンダンシ選択非選択で大きく変わると立ち上がり時間も大きく変わり、その結果実効的な書き換え時間が異なってしまう。これはリダンダンシブロックか否かによって書き換え条件が変わることを意味し問題となる。
【0106】
一方、電源スイッチをリダンダンシ情報によらず選択状態とした場合、リダンダンシブロックが選ばれた場合の寄生容量はブロック9つ分であるのに対して、リダンダンシが選ばれなかった場合の寄生容量はブロック8つ分であり、両者の差は比較的小さい。この結果、リダンダンシブロックか否かによって書き換え条件の変化は小さく、特性上問題にはならない。
【0107】
従って、このような構成によれば、寄生容量の変動少ないためリダンダンシブロックのセルと本体セルの書き換え条件をほぼ同じになる。
【0108】
図71(a),(b)は、ブートコア用の電源スイッチ及びデコーダVolDecBootを示しており、図71(a)は構成を示すブロック図、図71(b)はシンボル図である。図71(a)に示すように、ブートコア用の電源スイッチ及びデコーダVolDecBootは、電源スイッチVolSW2、電源スイッチVolSW3、ブートブロック用のロウデコーダRowDec4Boot、ロウデコーダRowDec6、及びカラムデコーダColDec3から構成される。
【0109】
図72(a),(b)は、上記ブートコアBootCOREと上記ブートコア用の電源スイッチ及びデコーダVolDecBootからなるブートコア用の電源スイッチ及びデコーダBootCoreVolDecを示しており、図72(a)は構成を示すブロック図、図72(b)はそのシンボル図である。ブートコア用の電源スイッチ及びデコーダBootCoreVolDecは、図72(a)に示すように、ブートコア用の電源スイッチ及びデコーダVolDecBootの出力信号がブートコアBootCOREに供給されるようになっている。
【0110】
図73は、バンクBANK0のデコーダ構成を示している。このバンクBANK0は、電源スイッチVolSW1、4Mビットの電源スイッチ及びデコーダ4MbCoreVolDec、及びデコーダColDec9で構成される。
【0111】
図74は、上記図73に示したバンクBANK0のデコーダのシンボル図である。この図74ではバンクBANK0のコア構成を示している。この例では、1つの4Mビット部とブート部はメインビット線を共有している。
【0112】
図75(a),(b)は、上記バンクBANK1の電源スイッチ及びデコーダBank1CoreVolDecを示しており、図75(a)は構成を示すブロック図、図75(b)はそのシンボル図である。バンクBANK1の電源スイッチ及びデコーダBank1CoreVolDecは、図75(a)に示すように、4Mビットの電源スイッチ及びデコーダ4MbCoreVolDecとブートコア用の電源スイッチ及びデコーダBootCoreVolDecで構成される。
【0113】
図76は、バンクBANK1のデコーダ構成を示している。このバンクBANK1は、電源スイッチVolSW1、電源スイッチ及びデコーダBank1CoreVolDec、及びブート用のデコーダColDec9Bootで構成される。
【0114】
図77は、上記図76に示したバンクBANK1のデコーダのシンボル図である。この図77ではバンクBANK1のコア構成を示している。
【0115】
図78(a)〜(c)は、ブロックリダンダンシのカラムデコーダ部を示している。このカラムデコーダ部には、図78(a)に示すグローバルデコーダColGlobalDec、図78(b)に示すデコーダColDec8、及び図78(c)に示すブロックリダンダンシ用のデコーダColDec9BLKRDが含まれている。
【0116】
本体側には8つのブロックに対してグローバルデコーダColGlobalDecが備えられている。これに対し、リダンダンシブロックは任意のブロックとの置換えが可能になるように、512Kビットのブロックに対して設けられている。
【0117】
図79(a),(b)は、リダンダンシブロックの電源スイッチ及びデコーダVolDecとブロックBLKとの接続関係を示しており、図79(a)は構成を示すブロック図、図79(b)はこの接続回路BLKRDVolDecのシンボル図である。
【0118】
図80は、リダンダンシブロックのデコーダの構成を示している。このデコーダは、図63(a),(b)に示した電源スイッチVolSW1、図79(a),(b)に示したリダンダンシブロックの電源スイッチ及びデコーダVolDecとブロックBLKとの接続回路BLKRDVolDec、及びブロックリダンダンシ用のデコーダColDec9BLKRDから構成されている。
【0119】
このように、リダンダンシブロックでは、電源スイッチやロウデコーダ及びカラムデコーダは専用化されている。
【0120】
図81は、図80に示したリダンダンシブロックのデコーダRDBLKのシンボル図を示している。
【0121】
図82(a)〜(d)は、2つのリダンダンシブロックを備えた4Mビット+12Mビットの2バンク構成の16Mビットのフラッシュメモリコアの構成を表わすブロック図である。リード用64+1本とオート用16+1本のデータ線は2つのリダンダンシブロックと2つのバンクで共通接続されている。
【0122】
図83は、上記図82(a)〜(d)に示した16Mビットのフラッシュメモリコア16MbCOREのシンボル図である。
【0123】
図84は、カラムリダンダンシ回路の構成例を示す回路図である。ここでは、2つの置換が可能な回路を示している。オート用は全ブロックアドレスと全カラムアドレスの記憶データとの比較を行い、全てのアドレスが一致した場合に信号HITを出力し、リード用は全ブロックアドレスとページアドレス(4ワード/ページの本実施の形態では下位2ビット以外)CA<2:4>の比較を行い、全てのアドレスが一致した場合に信号HITを出力する。ページ内カラムアドレスCA<0:1>の記憶データCA_FUSE<0:1>と置換するI/Oを示す4ビットのヒューズデータR_IO_FUSE<0:3>は、ヒットしたセットのヒューズデータが選択され、後述するセンスアンプデータマルチプレクサに送られる。
【0124】
図85は、センスアンプとセンスされたデータをラッチする回路を示している。センスアンプSA1の出力端には、クロックドインバータCINV3,CINV4とインバータINV5からなるラッチ回路が設けられ、読み出し用としてリダンダンシを含めると65個設けられている。ラッチ信号LATは、後述する図99で示すタイミングで動作する信号である。
【0125】
図86は、読み出し用及び書き込みベリファイ用センスアンプを示している。読み出し用センスアンプRead S/Aは、128個のセンスアンプ回路Sense amp.、16個の電流変換回路(Current converter)及び1個のリファレンス電流変換回路(Refernce current converter)で構成される。ベリファイ用センスアンプVerify S/Aは、16個のセンスアンプ回路Sense amp.及び2個の電流変換回路(Current converter)で構成される。
【0126】
リファレンスセル(Refernce cell)は両者で共有され、リファレンス電流変換回路によって読み出し用とベリファイ用に分けられる。リファレンス電流変換回路は8つのセンスアンプで共用され、ページモード付きフラッシュメモリであっても面積損失(Penalty)を抑えている。
【0127】
上記のような構成の読み出し用及び書き込みベリファイ用センスアンプを用いることにより、基準セル(Refernce cell)を読み出し用と書き込みベリファイ用で共有して基準セルのばらつきによる本体セルのベリファイマージンの劣化をなくすことができる。
【0128】
図87及び図88はそれぞれ、カラムリダンダンシのヒューズデータをラッチする回路を示している。図87に示すラッチ回路はクロックドインバータCINV5,CINV6とインバータINV6からなり、図88に示すラッチ回路はクロックドインバータCINV7,CINV8とインバータINV7からなる。ラッチ信号FLATは、後述する図99で示すタイミングで動作する信号である。
【0129】
図89は、ページ内アドレスR_CA<0:1>とヒューズデータR_CA_FS<0:1>が一致したワードの出力時に、信号R_IO_FS<0:3>で指定されたI/Oデータを、信号SAORDに図90及び図91で示すマルチプレクサで置換するための信号R_HITIOiを生成する回路を示している。この回路は、エクスクルーシブオアゲートEXOR、インバータINV8及びアンドゲート25で構成される。本実施の形態では4ワード/ページ内の1ビットのみの置換えが可能な場合を示したが、信号R_CA_FS<0:1>、R_HITO及びSAORDをそれぞれ2組持たせることによってページ内の2ビットの置換が可能となる。
【0130】
図90に示すマルチプレクサはアンドゲートAND26で構成され、図91に示すマルチプレクサはインバータINV9、アンドゲートAND27〜AND30、Nチャネル型MOSトランジスタMQ1〜MQ5及びバッファBAC3でそれぞれ構成されている。
【0131】
図92は、書込みデータを保持するデータラッチ回路の構成例を示す回路図である。このデータラッチ回路は、クロックドインバータCINV9,CINV10とインバータINV10から構成される。
【0132】
図93は、書込みや消去のベリファイを行うセンスラッチ回路の構成例を示す回路図である。このセンスラッチ回路は、センスアンプSA2、クロックドインバータCINV11,CINV12とインバータINV11から構成される。
【0133】
図94は、オート時のカラムリダンダンシを行う回路の構成例を示す回路図である。この回路は、Nチャネル型MOSトランジスタCQ1,CQ2、インバータINV12及びアンドゲートAND31などから構成されている。
【0134】
図95は、書込みデータPDATAiとベリファイ結果PSAOiが全て一致したら書込み終了を知らせるための終了信号PENDを出力する回路を示す回路図である。この回路は、エクスクルーシブオアゲートPEXOR0〜PEXOR16とアンドゲートAND32とから構成される。
【0135】
図96は、カラムリダンダンシ置換えがあった場合に対象I/OのデータをPDATARDに転送する回路を示す回路図である。この回路は、インバータINV13とナンドゲートNAND1,NAND2とから構成されている。
【0136】
図97は、オート用データ線に接続した書込み負荷回路の構成例を示す回路図である。この回路は、ノアゲートNOR1、レベルシフタLS23及びNチャネル型MOSトランジスタPQ1とから構成されている。そして、書込みデータPDATAが“1”の場合は、データ線はフローティングにされ、書込みデータPDATAが“0”の場合はデータ線には書き込み電圧VDDPが印加される。
【0137】
図98は、書込み動作を表わす動作波形を示すタイミングチャートである。選択されたアドレスを含むバンクは書込み選択状態となり、ワード線WLとビット線BLが書込みバイアス状態や書込みベリファイ状態にされる。
【0138】
図99は、読み出し動作を表わす動作波形を示すタイミングチャートである。書込みや消去動作実行中にないバンクにアクセスできる。リードページアドレスA2−19の切替えがあるとその遷移からアドレス遷移検出信号ATDがパルスで立つ。ページデータはセンスアンプでセンスされATDから作られるパルスLAT信号で4ワードのデータがラッチされる。ページ内アドレスA0−1で指定された1ワードがI/Oパッドから出力される。その後のA0−1のみの切替えではATDは立たず、ラッチデータをマルチプレクスされI/Oパッドからデータが出力される。
【0139】
下表2は各内部動作における内部電源の電圧値を示している。
【0140】
【表2】
【0141】
読み出しワード線電圧VDDRはどの動作状態においても同一レベルを保持する。VDDHはリードモード以外は10Vになり、選択ワード線レベルを与えるVSWを発生する。VDDPは書込み時のみ5Vを発生する。VBBは消去時のワード線レベルを発生するとともに、消去ベリファイ時には−2Vを発生する。
【0142】
下表3は、各動作状態における選択ブロック内の選択/非選択ワード線及びビット線のバイアス関係と非選択ブロックのそれらのバイアス関係を示している。
【0143】
【表3】
【0144】
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0145】
【発明の効果】
以上説明したように、この発明によれば、複数バンクとページ読み出し機能を共に備えた不揮発性半導体メモリのデコーダ部面積オーバーヘッドを抑え、チップコストを低減することができる不揮発性半導体メモリが得られる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図2】この発明の第2の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図3】この発明の第3の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図4】図3に示した回路における第1及び第2のバンクの構成例について説明するためのもので、1つのブロックの一部を抽出して示す回路図。
【図5】図3に示した回路における第1及び第2のバンクの構成例について説明するためのもので、上記読み出し用データ線または書き込み・ベリファイ用データ線に接続される上記第1及び第2のバンクのビット線を示す図。
【図6】図3に示した回路における第1及び第2のバンクの構成例について説明するためのもので、上記図4に示したブロックにおけるビット線方向に沿った断面構成図。
【図7】図3に示した回路における第1及び第2のバンクの構成例について説明するためのもので、上記図4に示したブロックにおけるワード線方向に沿った断面構成図。
【図8】図3に示した回路における第1及び第2のバンクの他の構成例について説明するためのもので、1つのブロックの一部を抽出して示す回路図。
【図9】図3に示した回路における第1及び第2のバンクの他の構成例について説明するためのもので、上記読み出し用データ線または書き込み・ベリファイ用データ線に接続される上記第1及び第2のバンクのビット線を示す図。
【図10】図3に示した回路における第1及び第2のバンクの他の構成例について説明するためのもので、上記図8に示したブロックにおけるビット線方向に沿った断面構成図。
【図11】図3に示した回路における第1及び第2のバンクの他の構成例について説明するためのもので、上記図8に示したブロックにおけるワード線方向に沿った断面構成図。
【図12】この発明の第4の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図13】この発明の実施の形態に係る不揮発性半導体メモリの概略構成を示すブロック図。
【図14】2つのリダンダンシブロックを有する2バンク構成の16Mビットのフラッシュメモリのレイアウトイメージを示す図。
【図15】1層目の金属層からなるブロック内のローカルビット線を、第3層目の金属層からなるメインビット線に選択的に接続するためのカラムゲートの回路構成とそのシンボル図。
【図16】図15(a),(b)に示したカラムゲートを8つ備えたカラムゲートのシンボル図。
【図17】カラムゲートを示す図。
【図18】512Kビットのメモリセルアレイを示す図。
【図19】64Kビットのブートブロックセルアレイを示す図。
【図20】ワード線毎に接続されるロウデコーダを示す図。
【図21】プリデコード信号ペアで制御されるロウデコーダを示す図。
【図22】図21に示したロウデコーダを128個有するロウデコーダを示す図。
【図23】プリデコード信号ペアを出力するプリデコーダを示す図。
【図24】図23に示したプリデコーダを128対有するロウデコーダを示す図。
【図25】選択ワード線を駆動するロウデコーダを示す図。
【図26】図25に示したロウデコーダ8個で構成したロウデコーダを示す図。
【図27】ブロックデコーダを示す図。
【図28】ロウデコーダ(信号BLKFiの生成回路)を示す図。
【図29】図28に示したロウデコーダを8個設けて構成したロウデコーダを示す図。
【図30】ブートブロック用のブロックデコーダを示す図。
【図31】カラムデコーダ(信号BLKHiの生成回路)を示す図。
【図32】図31に示したカラムデコーダ4個で構成したカラムデコーダを示す図。
【図33】カラムデコーダの構成例を示す回路図。
【図34】メインビット線と読み出し専用データ線を選択的に接続するカラムゲートを示す図。
【図35】図34に示したカラムゲートを64個設けたカラムゲートを示す図。
【図36】書込みやベリファイ時にメインビット線をデコードして選択的にオート専用データ線に接続するカラムゲートを示す図。
【図37】図36に示したカラムゲートを用いて構成したカラムゲートを示す図。
【図38】128本のメインビット線と1本のリダンダンシ用メインビット線を、64+1本の読み出し用データ線と16+1本のオート用データ線に選択的に接続するカラムゲートを示す図。
【図39】信号R_JHHを出力するデコーダを示す図。
【図40】読み出しカラムゲート選択信号のデコーダを示す図。
【図41】図40に示したデコーダを3個有するデコーダを示す図。
【図42】オート用のカラムゲート信号のデコーダを示す図。
【図43】オート用のカラムゲート信号のデコーダを示す図。
【図44】オート用のカラムゲート信号のデコーダを示す図。
【図45】ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダを示す図。
【図46】ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダを示す図。
【図47】信号R_BLKD<0:1>,R_BLKDRD,A_BLKD<0:7>,A_BLKDRDを出力するデコーダを示す図。
【図48】ブートブロックを含むバンク用のカラムゲート信号を出力するデコーダを示す図。
【図49】ブートを含まないバンク用のカラムゲート信号出力とデコーダカラムゲートの接続関係を示す図。
【図50】ブートを含むバンク用のカラムゲート信号出力とデコーダカラムゲートの接続関係を示す図。
【図51】カラムゲート選択信号のグローバルデコーダを示す図。
【図52】カラムゲート選択信号のグローバルデコーダを示す図。
【図53】カラムゲート選択信号のグローバルデコーダを示す図。
【図54】ブートを含まないバンク用のグローバルカラムゲート信号出力とカラムデコーダの接続関係を示す図。
【図55】ブートを含むバンク用のグローバルカラムゲート信号出力とカラムデコーダの接続関係を示す図。
【図56】512Kビットのブロック構成を示す図。
【図57】図56に示した512Kビットのブロック8個からなる4Mビットのコア4MbCOREを示す図。
【図58】ブートブロックのブロック構成を示す図。
【図59】8個のブートブロックの接続関係を示す図。
【図60】アドレスバッファの構成例をiビットに着目して示す回路図。
【図61】アドレススイッチを示す回路図。
【図62】バンク信号発生回路の構成例を示す図。
【図63】電源スイッチの構成例を示す回路図。
【図64】電源スイッチの構成例を示す回路図。
【図65】電源スイッチの構成例を示す回路図。
【図66】ブロックリダンダンシ制御信号出力回路の構成例を示す図。
【図67】ブロックリダンダンシ制御信号出力回路の構成例を示す図。
【図68】メインブロックアドレスを生成する回路を示す図。
【図69】4Mbコア毎に備えられる電源スイッチ及びデコーダの構成例を示す図。
【図70】4Mbコアと電源スイッチ及びデコーダからなる4Mbの電源スイッチ及びデコーダを示す図。
【図71】ブートコア用の電源スイッチ及びデコーダを示す図。
【図72】ブートコアと上記ブートコア用の電源スイッチ及びデコーダからなるブートコア用の電源スイッチ及びデコーダを示す図。
【図73】バンクBANK0のデコーダ構成を示す図。
【図74】図73に示したバンクBANK0のデコーダのシンボル図。
【図75】バンクBANK1の電源スイッチ及びデコーダを示す図。
【図76】バンクBANK1のデコーダ構成を示す図。
【図77】図76に示したバンクBANK1のデコーダのシンボル図。
【図78】ブロックリダンダンシのカラムデコーダ部を示す図。
【図79】リダンダンシブロックの電源スイッチ及びデコーダとブロックとの接続関係を示す図。
【図80】リダンダンシブロックのデコーダの構成を示す図。
【図81】図80に示したリダンダンシブロックのデコーダのシンボル図。
【図82】2つのリダンダンシブロックを備えた4Mb+12Mbの2バンク構成の16Mビットのフラッシュメモリコアの構成を表わすブロック図。
【図83】図82に示した16Mビットのフラッシュメモリコアのシンボル図。
【図84】カラムリダンダンシ回路の構成例を示す回路図。
【図85】センスアンプとセンスされたデータをラッチする回路を示す図。
【図86】読み出し用及び書き込みベリファイ用センスアンプを示す図。
【図87】カラムリダンダンシのヒューズデータをラッチする回路を示す図。
【図88】カラムリダンダンシのヒューズデータをラッチする回路を示す図。
【図89】ページ内アドレスとヒューズデータが一致したワードの出力時に、I/Oデータをマルチプレクサで置換するための信号を生成する回路を示す図。
【図90】マルチプレクサを示す回路図。
【図91】マルチプレクサを示す回路図。
【図92】書込みデータを保持するデータラッチ回路の構成例を示す回路図。
【図93】書込みや消去のベリファイを行うセンスラッチ回路の構成例を示す回路図。
【図94】オート時のカラムリダンダンシを行う回路の構成例を示す回路図。
【図95】書込みデータとベリファイ結果が全て一致したら書込み終了を知らせるための終了信号を出力する回路を示す回路図。
【図96】カラムリダンダンシ置換えがあった場合に対象I/OのデータをPDATARDに転送する回路を示す回路図。
【図97】オート用データ線に接続した書込み負荷回路の構成例を示す回路図。
【図98】書込み動作を表わす動作波形を示すタイミングチャート。
【図99】読み出し動作を表わす動作波形を示すタイミングチャート。
【図100】従来の不揮発性半導体メモリについて説明するためのもので、フラッシュメモリにおけるメモリセルの断面図。
【図101】従来の不揮発性半導体メモリについて説明するためのもので、図100に示したメモリセルトランジスタをマトリクス状に配置したメモリセルアレイの一部を抽出して示す回路図。
【図102】図100に示したメモリセルトランジスタのコントロールゲート電圧とドレイン電流との関係を示す図。
【符号の説明】
1…第1のバンク(不揮発性メモリバンク)、
2…第2のバンク(不揮発性メモリバンク)、
3…読み出し用データ線、
4…書き込み・ベリファイ用データ線、
5…ビット線、
6…ビット線、
7…読み出し用センスアンプ、
8…書き込み・ベリファイ用センスアンプ、
9…書き込み回路、
11…メモリセルアレイ、
12…ロウデコーダ、
13…カラムデコーダ、
14…ブロックデコーダ、
15…カラムゲート、
16…センスアンプ、
17…書き込み回路、
18…チャージポンプ、
19…電圧スイッチ、
20…I/Oバッファ、
21…コントローラ、
22…コマンドレジスタ、
23…アドレスバッファ、
CellArray…セルアレイ、
MC…メモリセルトランジスタ、
metal1…1層目の金属層、
metal2(M2)…2層目の金属層、
metal3(M3)…3層目の金属層、
WL0〜WL1023,WL0〜WL127…ワード線(第1のワード線)、
Mi,MiB…プリデコード信号ペア(第2のワード線)、
M<0:127>,M<0:127>B,BLKFi、BLKF<0:7>…信号(第2のワード線)、
LBL0〜LBL511…ローカルビット線(第1のビット線)、
MBL<0:127>,MBL0〜MBL7<0:127>…メインビット線(第2のビット線)、
RowDec0,RowDec1…ロウデコーダ(第1のロウデコーダ)、
RowDec3…プリデコーダ(第2のロウデコーダ)、
RowDec4〜RowDec8…ロウデコーダ(第2のロウデコーダ)、
ColDec1〜ColDec3…カラムデコーダ(第1のカラムデコーダ)、
1stCOL1〜1stCOL3…カラムゲート(第1のカラムデコーダ)、
2ndCOL1…カラムゲート(第2のカラムデコーダ)、
McolDec1,McolDec2,McolDec1Boot…カラムデコーダ(第2のカラムデコーダ)、
2ndCOL3…カラムゲート(第2のカラムデコーダ)、
McolDec4,McolDec5,McolDec4Boot…カラムデコーダ(第3のカラムデコーダ)、
R_DL,R_DL<0:63>…読み出し専用データ線(第1のデータ線)、
A_DL,A_DL<0:15>…オート専用データ線(第2のデータ線)、
Read S/A…読み出し用センスアンプ(第1のセンスアンプ)、
Verify S/A…ベリファイ用センスアンプ(第2のセンスアンプ)、
RDLBL0〜RDLBL3…リダンダンシ用ローカルビット線(第1の冗長ビット線)、
RDMBL…リダンダンシ用メインビット線(第2の冗長ビット線)、
R_RDDL…カラムリダンダンシデータ線(第1の冗長データ線)、
A_RDDL…オート用リダンダンシデータ線(第2の冗長データ線)。
Claims (14)
- 第1及び第2の不揮発性メモリバンクと、
これら第1及び第2の不揮発性メモリバンク間の領域に設けられ、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、
前記読み出し用データ線に接続される読み出し用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、
前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少ないことを特徴とする不揮発性半導体メモリ。 - 第1及び第2の不揮発性メモリバンクと、
これら第1及び第2の不揮発性メモリバンク間の領域に設けられ、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、
前記読み出し用データ線に接続される読み出し用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、
前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少なく、
前記第1及び第2の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第1層目の金属層で形成され、前記読み出し用データ線及び書き込み・ベリファイ用データ線は第2層目の金属層で形成され、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線はそれぞれ、第3層目の金属配線または第1層目の金属配線で形成され、前記第1及び第2の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線にそれぞれカラムゲートを介して電気的に接続され、且つ第2層目の金属層からなる配線を介して、前記読み出し用データ線と前記書き込み・ベリファイ用データ線に選択的に接続されることを特徴とする不揮発性半導体メモリ。 - 第1及び第2の不揮発性メモリバンクと、
これら第1及び第2の不揮発性メモリバンク間の領域に設けられ、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、
前記読み出し用データ線に接続される読み出し用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、
前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少なく、
前記第1及び第2の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第1層目の金属層で形成され、前記読み出し用データ線及び書き込み・ベリファイ用データ線は第3層目の金属層で形成され、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線はそれぞれ、第2層目の金属配線で形成され、前記第1及び第2の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線にそれぞれカラムゲートを介して電気的に接続され、且つ前記読み出し用データ線と前記書き込み・ベリファイ用データ線に選択的に接続されることを特徴とする不揮発性半導体メモリ。 - 第1及び第2の不揮発性メモリバンクと、
これら第1及び第2の不揮発性メモリバンク間の領域に設けられ、前記第1の不揮発性メモリバンクのビット線と前記第2の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、
前記読み出し用データ線に接続される読み出し用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、
前記第1及び第2の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第1層目の金属層で形成され、前記書き込み・ベリファイ用データ線は第1層目の金属層で形成され、前記読み出し用データ線は第3層目の金属層で形成され、前記第1及び第2の不揮発性メモリバンクのビット線と前記読み出し用データ線及び前記書き込み・ベリファイ用データ線とを接続する配線は第2層目の金属層で形成され、前記書き込み・ベリファイ用データ線の下に前記読み出し用データ線を配置したことを特徴とする不揮発性半導体メモリ。 - 各々が第1の不揮発性メモリ素子と、前記第1不揮発性メモリ素子に接続される第1のワード線及び第1のビット線と、前記第1ワード線に接続される第1のロウデコーダと、前記第1のビット線に接続される第1のカラムデコーダと、前記第1ロウデコーダと前記第1カラムデコーダに接続されるブロックデコーダとを有する複数の不揮発性メモリブロックがX方向及びY方向にマトリクス状配置された不揮発性メモリブロックマトリクスを備え、
更に前記第1のロウデコーダに接続される第2のワード線と、前記第1のカラムデコーダに接続される第2のビット線と、前記第2ワード線に接続される第2のロウデコーダと、前記第2ビット線に接続される第2及び第3カラムデコーダとを有する第1及び第2の不揮発性メモリバンクを有し、
前記第1の不揮発性メモリバンクの前記第2カラムデコーダと前記第2の不揮発性メモリバンクの前記第2カラムデコーダに共通接続される第1データ線と、前記第1の不揮発性メモリバンクの前記第3カラムデコーダと前記第2の不揮発性メモリバンクの前記第3カラムデコーダに共通接続される第2データ線と、前記第1データ線に接続される第1センスアンプと、前記第2データ線に接続される第2センスアンプとを具備し、
前記第1データ線及び前記第1センスアンプはページサイズと同数であり、前記第2データ線、前記第2センスアンプはページサイズよりも少ないことを特徴とする不揮発性半導体メモリ。 - 各々が第1の不揮発性メモリ素子と、第1の冗長不揮発性メモリ素子と、前記第1不揮発性メモリ素子に接続される第1のワード線及び第1のビット線と、前記第1冗長不揮発性メモリ素子に接続される前記第1のワード線及び第1の冗長ビット線と、前記第1ワード線に接続される第1のロウデコーダと、前記第1ビット線及び前記第1冗長ビット線に接続される第1のカラムデコーダと、前記第1ロウデコーダと前記第1カラムデコーダに接続されるブロックデコーダとを有する複数の不揮発性メモリブロックがX方向及びY方向にマトリクス状配置された不揮発性メモリブロックマトリクスを備え、
更に前記第1のロウデコーダに接続される第2のワード線と、前記第1のカラムデコーダに接続される第2のビット線及び第2の冗長ビット線と、前記第2ワード線に接続される第2のロウデコーダと、前記第2ビット線と前記第2冗長ビット線に接続される第2及び第3カラムデコーダとを有する第1及び第2の不揮発性メモリバンクを有し、
前記第1の不揮発性メモリバンクの前記第2カラムデコーダ及び前記第2の不揮発性メモリバンクの前記第2カラムデコーダに共通接続される第1データ線と、前記第1の不揮発性メモリバンクの前記第3カラムデコーダ及び前記第2の不揮発性メモリバンクの前記第3カラムデコーダに共通接続される第2データ線と、前記第1データ線に接続される第1センスアンプと、前記第2データ線に接続される第2センスアンプとを具備し、
前記第1データ線及び前記第1センスアンプはページサイズと同数であり、前記第2データ線、前記第2センスアンプはページサイズよりも少ないことを特徴とする不揮発性半導体メモリ。 - 前記請求項5または6に記載の不揮発性半導体メモリにおいて、前記第1センスアンプは前記不揮発性メモリセルの記憶データを読み出し、前記第2センスアンプは前記不揮発性半導体メモリセルに書き込みデータが書き込まれたか否かを確認することを特徴とする不揮発性半導体メモリ。
- 前記請求項5または6に記載の不揮発性半導体メモリにおいて、更に、第2の不揮発性メモリ素子と、第2の冗長不揮発性メモリ素子と、前記第2冗長不揮発性メモリ素子に接続される第1の冗長ワード線及び第4の冗長ビット線と、前記第1冗長ワード線に接続される第1の冗長ロウデコーダと、前記第1の冗長ビット線に接続される第1の冗長カラムデコーダと、前記第1冗長ロウデコーダと前記第1冗長カラムデコーダに接続される冗長ブロックデコーダとを有する冗長不揮発性メモリブロックを少なくとも1つ有し、
更に前記第1の冗長ロウデコーダに接続される第2の冗長ワード線と、前記第1の冗長カラムデコーダに接続される第5の冗長ビット線と、前記第2冗長ワード線に接続される第2の冗長ロウデコーダと、前記第5冗長ビット線に接続される第2冗長カラムデコーダ及び第3冗長カラムデコーダとを有し、
前記第1データ線は前記第2冗長カラムデコーダに接続され、前記第2データ線は前記第3冗長カラムデコーダに接続されることを特徴とする不揮発性半導体メモリ。 - 前記請求項5または請求項6に記載の不揮発性半導体メモリにおいて、前記第1の不揮発性メモリバンク内の前記不揮発性メモリ素子にデータを書き込み中に前記第2の不揮発性メモリバンク内の前記不揮発性メモリ素子のデータを読み出すことを特徴とする不揮発性半導体メモリ。
- 前記請求項9に記載の不揮発性半導体メモリにおいて、更に書き込むべき不揮発性メモリ素子のアドレスを保持する書き込みアドレスバッファと、アドレス入力端子に与えられたアドレスを転送する読み出しバッファとを有し、
前記書き込むべき不揮発性メモリ素子を含む不揮発性メモリバンクに入力するアドレスを前記書き込みアドレスとすることを特徴とする不揮発性半導体メモリ。 - 前記請求項9または請求項10に記載の不揮発性半導体メモリにおいて、更に読み出しワード線電圧を発生する読み出しワード線電圧発生回路と、書き込みワード線電圧を発生する書き込みワード線電圧発生回路と、書き込みビット線電圧を発生する書き込みビット線電圧発生回路とを有し、
書き込むべき不揮発性メモリ素子を含む不揮発性メモリバンクには前記書き込みワード線電圧と書き込みビット線電圧を印加し、書き込むべき不揮発性メモリ素子を含まない不揮発性メモリバンクには前記読み出しワード線電圧を印加することを特徴とする不揮発性半導体メモリ。 - 前記請求項11に記載の不揮発性半導体メモリにおいて、更にデータ出力バッファをN組有し、前記第1のセンスアンプはNxM組からなり、前記第1のセンスアンプの出力をラッチするNxM組のラッチ回路を有し、前記NxM組のラッチデータからNx1組を選択するマルチプレクサを有することを特徴とする不揮発性半導体メモリ。
- 前記請求項11に記載の不揮発性半導体メモリにおいて、更にデータ出力バッファをN組有し、リダンダンシカラム数をKとすると、前記第1のセンスアンプは(NxM+K)組からなり、前記第1のセンスアンプの出力をラッチする(NxM+K)組のラッチ回路を有し、前記(NxM+K)組のラッチデータからNx1組を選択するマルチプレクサを有することを特徴とする不揮発性半導体メモリ。
- 前記請求項8に記載の不揮発性半導体メモリにおいて、更に、前記第1及び第2の不揮発性メモリバンク内のメモリセルのデータを書き換える際に、書き換え電圧を転送する第1の電源スイッチと、前記冗長不揮発性メモリブロック内のメモリセルのデータを書き換える際に、書き換え電圧を転送する第2の電源スイッチとを有し、前記冗長不揮発性メモリブロック内のメモリセルのデータを書き換える際に、前記第1の電源スイッチを選択状態とすることを特徴とする不揮発性半導体メモリ。
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