TWI781604B - 記憶體設備及操作記憶體之方法 - Google Patents

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Abstract

本發明包括用於在記憶體中之程式操作期間防止寄生電流的設備、方法及系統。一實施例包括一感測線、一存取線以及一記憶體單元。該記憶體單元包括：一第一電晶體，其具有一浮動閘極及一控制閘極，其中該第一電晶體之該控制閘極耦合至該存取線；以及一第二電晶體，其具有一控制閘極，其中該第二電晶體之該控制閘極耦合至該存取線，該第二電晶體之一第一節點耦合至該感測線，並且該第二電晶體之一第二節點耦合至該第一電晶體之該浮動閘極。該記憶體單元亦包括耦合至該感測線以及該第一電晶體之一節點的一二極體或其他整流元件。

Description

記憶體設備及操作記憶體之方法
本發明大體上係關於半導體記憶體及方法，且更特定言之，係關於在記憶體中之程式操作期間防止寄生電流。
記憶體裝置通常提供為電腦或其他電子裝置中之內部、半導體、積體電路及/或外部可移除裝置。存在許多不同類型之記憶體，包括揮發性及非揮發性記憶體。揮發性記憶體可能需要電力以維持其資料，並且可包括隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)等。非揮發性記憶體可藉由在不供電時保持所儲存資料而提供永久性資料，並且可包括NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)及電阻可變式記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)及可程式化導電記憶體等。
記憶體裝置可用作揮發性及非揮發性記憶體，該揮發性及非揮發性記憶體用於需要高記憶體密度、高可靠度及低功耗之廣泛範圍的電子應用。舉例而言，非揮發性記憶體可用於以下各者中：個人電腦、攜帶型記憶棒、固態驅動機(SSD)、數位攝影機、蜂巢式電話、攜帶型音樂 播放器(諸如MP3播放器)及電影播放器以及其他電子裝置。
記憶體裝置可包括可程式化至不同目標資料狀態的一或多個記憶體單元。舉例而言，記憶體單元(例如，單階單元(SLC))可經程式化至兩個可能資料狀態中之一者(例如，邏輯狀態0或邏輯狀態1)。
為儲存資訊，記憶體裝置之組件可將記憶體裝置之記憶體單元程式化(例如，寫入)至資料狀態。為存取所儲存資訊，記憶體裝置之組件可感測(例如，讀取)記憶體單元之所儲存資料狀態。舉例而言，在對記憶體單元執行之讀取或寫入操作期間，記憶體裝置之組件可將電壓施加至(例如，偏壓)各種導電線。此等導電線可包括存取(例如，字)線、感測(例如，數位)線及/或可與記憶體單元耦合之其他類型之導電線。
100:記憶體晶粒/記憶體裝置
105:浮動閘極記憶體單元/記憶體單元
110:存取線/字線
115:感測線/數位線
120:源極線/目標源極線
125:列解碼器
130:行解碼器
135:電晶體/讀取電晶體
140:浮動閘極
145:電晶體/寫入電晶體
148:二極體
150:感測組件
160:輸出
165:本端記憶體控制器
170:控制閘極
175:控制閘極
180:源極節點
185:源極節點
190:汲極節點
195:汲極節點
205:實例記憶體單元/記憶體單元
211:共同源極板
215:數位線
220:源極線
221:p型通道
223:n型通道
227:額外n摻雜材料/n摻雜材料
229:氧化物材料
240:浮動閘極
248:二極體
300:記憶體裝置
305-a:目標記憶體單元
310-a:字線
310-b:字線
311:共同源極板
315-a:數位線
315-b:數位線
320-a:源極線
335-a:讀取電晶體
335-b:讀取電晶體
345-a:寫入電晶體
348-a:二極體
348-b:二極體
400:電子記憶體系統/記憶體系統
402:記憶體裝置
404:控制器
406:記憶體陣列/陣列
408:位址電路系統
410:輸入/輸出連接
420:讀取/鎖存電路系統
422:寫入電路系統
425:列解碼器
426:控制連接
430:行解碼器
450:感測電路系統
460:輸入/輸出電路系統
465:控制電路系統
DL_1:數位線
DL_2:數位線
DL_N:數位線
SL_1:源極線
SL_2:源極線
SL_N:源極線
WL_1:字線
WL_2:字線
WL_M:字線
圖1說明根據本發明之實施例的記憶體晶粒之實例。
圖2A至2C說明根據本發明之實施例的實例記憶體單元之截面視圖。
圖3A至3B說明根據本發明之實施例的在對記憶體裝置執行之寫入及讀取操作期間的導電線偏壓之實例。
圖4為根據本發明之實施例的實例設備(諸如電子記憶體系統)之方塊圖說明。
本發明包括用於在記憶體中之程式操作期間防止寄生電流的設備、方法及系統。實施例包括感測線、存取線以及記憶體單元。記憶體單元包括：第一電晶體，其具有浮動閘極(例如，可與任何電壓源或電 壓軌非耦合之閘極)及控制閘極，其中第一電晶體之控制閘極耦合至存取線；以及第二電晶體，其具有控制閘極，其中第二電晶體之控制閘極耦合至存取線，第二電晶體之第一節點耦合至感測線，並且第二電晶體之第二節點耦合第一電晶體之浮動閘極。記憶體單元亦包括耦合至感測線以及第一電晶體之節點的二極體或其他整流元件。
記憶體單元可使用兩個電晶體儲存資料(例如，邏輯)狀態，該等電晶體中之一者可與浮動閘極相關聯(例如，包括浮動閘極)。浮動閘極可為非常接近於電晶體之控制閘極但藉由介電材料與控制閘極分離的電節點。儲存於浮動閘極上之電壓或電荷可影響與浮動閘極相關聯之電晶體的臨限電壓，並且因此亦可影響在電壓施加至控制閘極時流動通過電晶體之電流的量。流動通過電晶體之電流的量可經感測以判定由記憶體單元儲存的資料狀態。此類型之記憶體單元(其可被稱為浮動閘極記憶體單元)可不使用電容器來儲存資料狀態。替代地，具有浮動閘極之記憶體單元可基於浮動閘極之電壓而儲存資料狀態。
浮動閘極記憶體單元可包括用於儲存資料狀態之第一電晶體及用於選擇性地存取第一電晶體之浮動閘極的第二電晶體。本文中之描述可將與浮動閘極相關聯之第一電晶體稱為讀取電晶體，因為此電晶體可在用以讀取記憶體單元之狀態的感測(例如，讀取)操作期間經啟動。記憶體單元中之第二電晶體可被稱為寫入電晶體，因為第二電晶體可在用以將電壓施加至第一電晶體之浮動閘極的程式(例如，寫入)操作期間經啟動。
浮動閘極記憶體單元可與各種導電線耦合。此等導電線可包括存取(例如，字)線及感測(例如，數位)線，諸如與其他類型之記憶體單元一起使用之字線及數位線。浮動閘極記憶體單元亦可與被稱為源極線 之導電線耦合。
可藉由將電壓施加至(例如，偏壓)與記憶體單元相關聯之導電線(諸如字線、數位線及源極線)而讀取或寫入浮動閘極記憶體單元。舉例而言，字線可與讀取電晶體及寫入電晶體之控制閘極耦合，並且可經偏壓以在讀取或寫入操作期間選擇目標記憶體單元。數位線可與讀取電晶體及寫入電晶體之汲極耦合，並且可經偏壓以在寫入操作期間(經由寫入電晶體)將電壓施加至浮動閘極或在讀取操作期間(經由讀取電晶體)使電流在數位線與源極線之間流動。源極線可在讀取操作期間經偏壓至相對低電壓(例如，接地電壓)以使得電流能夠經由讀取電晶體自數位線流動至源極線。
在一些情況下，若源極線在寫入操作期間經偏壓至低電壓(例如，0伏)而數位線經偏壓至較高電壓(例如，2伏)以將資料狀態寫入至經選擇記憶體單元，則數位線與源極線之間的電壓差可使寄生電流(其亦可被稱為洩漏電流)流動通過與同一數位線及源極線耦合之未經選擇記憶體單元。可在寫入操作期間發生之累積寄生電流(其可被稱為寫入干擾)可能在記憶體裝置中造成不合需要之效應，諸如減少裝置之記憶體單元之可靠性及/或使用壽命，以及其他不合需要之效應。
然而，本發明之實施例可在對記憶體裝置之記憶體單元執行的寫入操作期間防止此寄生電流流動通過未經選擇記憶體單元，並且因此可防止寫入干擾發生。舉例而言，根據本發明之記憶體單元(例如，浮動閘極記憶體單元)可包括耦合至單元之讀取電晶體以及與單元相關聯(例如，耦合至單元)之數位線(例如，與該讀取電晶體以及該數位線串聯)的二極體。在寫入操作期間，未經選擇記憶體單元之二極體可防止寄生電流 流動通過未經選擇單元。因此，與先前記憶體單元相比，根據本發明之記憶體單元可具有增加之可靠性及/或增加之使用壽命。
如本文中所使用，「一(a/an)」或「數個」可指某物中之一或多者，並且「複數個」可指兩個或更多個此類事物。舉例而言，記憶體裝置可指一或多個記憶體裝置，並且複數個記憶體裝置可指兩個或更多個記憶體裝置。另外，如本文中所使用，特定言之相對於圖式中之附圖標記，指定符「N」及「M」指示如此指定的數個特定特徵可包括在本發明之數個實施例內。
本文中之圖式遵照一或多個第一數位對應於圖式編號且剩餘數位識別圖式中之元件或組件的編號定則。不同圖式之間的類似元件或組件可藉由使用類似數位進行識別。舉例而言，105可引用圖1中之元件「05」，並且類似元件可在圖2A至2C中引用為205。
圖1說明根據本發明之實施例的記憶體晶粒100之實例。在一些情況下，記憶體晶粒100可被稱為記憶體晶片、記憶體裝置或電子記憶體設備。
如圖1中所展示，記憶體晶粒100可包括可程式化以儲存不同資料狀態之一或多個記憶體單元105。舉例而言，每一記憶體單元105可為可程式化的以儲存兩個或更多個資料狀態中之一者。舉例而言，記憶體單元105可經組態以一次儲存一個位元之數位邏輯(例如，邏輯0或邏輯1)。在一些情況下，單個記憶體單元105(例如，多階記憶體單元)可經組態以一次儲存多於一個位元之數位邏輯(例如，邏輯00、邏輯01、邏輯10或邏輯11)。在圖1中所說明之浮動閘極記憶體架構中，記憶體單元105可包括兩個電晶體(例如，135及145)，該等電晶體中之一者與浮動閘極相關 聯，如本文中將進一步描述。浮動閘極可經組態以儲存表示可程式化資料狀態之電荷。
可藉由啟動、選擇或偏壓存取線(諸如存取(例如，字)線110、感測(例如，數位)線115及/或源極線120)而對浮動閘極記憶體單元105執行諸如感測(例如，讀取)及程式化(例如，寫入)之操作。在一些情況下，數位線115亦可被稱為位元線。啟動、選擇或偏壓字線110、數位線115或源極線120可包括將電壓施加至各別線，如本文中將進一步描述。
如圖1中所展示，記憶體晶粒100可包括以柵格狀圖案配置之導電線(例如，字線110、數位線115及源極線120)。記憶體單元105可定位於字線110、數位線115及/或源極線120之相交點處。藉由將電壓施加至(例如，偏壓)字線110、數位線115及/或源極線120，可在其相交點處存取單個記憶體單元105。與特定字線110相關聯(例如，耦合至該特定字線)之記憶體單元105可被稱為記憶體單元列，並且與特定數位線115相關聯(例如，耦合至該特定數位線)之記憶體單元可被稱為記憶體單元行。
存取記憶體單元105可藉由列解碼器125及行解碼器130控制。舉例而言，列解碼器125可自本端記憶體控制器165接收列位址且基於所接收列位址而啟動字線110。行解碼器130自本端記憶體控制器165接收行位址且基於所接收行位址而啟動數位線115。
舉例而言，記憶體晶粒100可包括標記為WL_1至WL_M之多條字線110、標記為DL_1至DL_N之多條數位線115，以及標記為SL_1至SL_N之多條源極線，其中M及N取決於記憶體陣列之大小。在一些情況下，源極線N之數量對應於數位線N之數量，使得每一數位線115具有與同數位線115相同之記憶體單元105相關聯的對應源極線120。因此，藉由 啟動或偏壓字線110、數位線115及源極線120(例如，WL_1、DL_2及SL_2)，可存取其相交點處之記憶體單元105。在二維或三維組態中，字線110與數位線115之相交點可被稱為記憶體單元105之位址。在一些情況下，字線110、數位線115及源極線120之相交點可被稱為記憶體單元105之位址。
如圖1中所展示，記憶體單元105可包括與浮動閘極140相關聯(例如，包括該浮動閘極)之讀取電晶體135，以及寫入電晶體145。讀取電晶體135及寫入電晶體145可一起使用以將資料狀態讀取及寫入至記憶體單元105。
舉例而言，浮動閘極140可用於儲存表示記憶體單元105之邏輯狀態的電荷或電壓。浮動閘極140可為位於讀取電晶體135之控制閘極175附近的電節點，使得浮動閘極140上之電荷或電壓可影響與讀取電晶體135相關聯之臨限電壓。舉例而言，控制閘極175可為電晶體之用於啟動或撤銷啟動電晶體之閘極。讀取電晶體135可與浮動閘極140相關聯，至少因為讀取電晶體135之臨限電壓可受浮動閘極140上之電荷或電壓影響。臨限電壓可為必須施加至電晶體之控制閘極以完全啟動電晶體且將電晶體之源極節點與電晶體之汲極節點耦合的最小電壓。如本文中所使用，術語「浮動」可意謂與任何電壓源或電壓軌非耦合，並且浮動閘極140可被視為僅在讀取操作期間「浮動」且同時用於儲存資料。
在一些情況下，讀取電晶體135可包括浮動閘極140。亦即，讀取電晶體135可為包括浮動閘極140之浮動閘極電晶體。在一些情況下，讀取電晶體135可為不包括浮動閘極140之電晶體(例如，並非浮動閘極電晶體)。在此情況下，浮動閘極140可為經製造成非常接近於讀取電 晶體135之控制閘極但不包括於讀取電晶體135內的電節點。浮動閘極140可與寫入電晶體145之汲極節點195耦合，如圖1中所說明。
在一些情況下，讀取電晶體135可為第一類型之電晶體，並且寫入電晶體145可為第二類型之電晶體。舉例而言，讀取電晶體135可為p型金屬氧化物半導體(PMOS)電晶體，並且寫入電晶體145可為n型金屬氧化物半導體(NMOS)電晶體，如圖1中所說明。然而，在一些情況下，可反轉對讀取電晶體135及寫入電晶體145之源極及汲極節點的類型及類似引用。在一些情況下，讀取電晶體135及寫入電晶體145可為相同類型之電晶體(例如，兩個PMOS或兩個NMOS)。
字線110可為用於對記憶體單元105執行存取操作的與記憶體單元105耦合之導電線。如圖1中所展示，字線110可與讀取電晶體135之控制閘極175耦合以及與寫入電晶體145之控制閘極170耦合。在一些情況下，字線210可經組態以藉由將電壓施加至控制閘極175及控制閘極170而在記憶體單元存取期間控制讀取電晶體135及寫入電晶體145之啟動。在一些情況下，因為讀取電晶體135及寫入電晶體145為不同類型電晶體，所以將電壓施加至字線110可啟動讀取電晶體135或寫入電晶體145但不可同時啟動兩個電晶體。在一些情況下，字線110可在讀取操作期間經偏壓至啟動讀取電晶體135但並不啟動寫入電晶體145的電壓。在一些情況下，字線110可在寫入操作期間經偏壓至啟動寫入電晶體145但並不啟動讀取電晶體135的電壓。
數位線115可為將記憶體單元105與感測組件150連接且用於對記憶體單元105執行存取操作之導電線。數位線115可耦合至寫入電晶體145之源極節點180及至汲極節點190，如圖1中所說明。
源極線120可為用於對記憶體單元105執行存取操作的與記憶體單元105耦合之導電線。源極線120可與讀取電晶體135之源極節點185耦合。在一些記憶體裝置中，共同源極板(例如，接地板)可經由源極線120與每一個記憶體單元耦合。舉例而言，共同源極板(為清楚起見且為不混淆本發明之實施例，圖1中未展示)可耦合至源極線120，該等源極線可耦合至每一記憶體單元105之讀取電晶體135之源極節點185。在此類架構中利用共同源極板可減少與源極線120相關聯之組件(例如，驅動器)的數目。
在寫入操作期間，字線110可經偏壓至啟動經選擇記憶體單元105之寫入電晶體145的寫入電壓，並且數位線115可經偏壓至基於將由經選擇記憶體單元105儲存之資料狀態的狀態電壓。舉例而言，數位線115可經偏壓至較高電壓以儲存「1」之邏輯狀態及較低電壓以儲存「0」之邏輯狀態。啟動寫入電晶體145可將寫入電晶體145之源極節點180與寫入電晶體145之汲極節點195耦合，由此使電壓施加至基於數位線115之電壓的浮動閘極140。在電壓已施加至浮動閘極140之後，字線110可經偏壓至撤銷啟動寫入電晶體145之電壓，由此隔離浮動閘極140且將所施加電壓儲存在浮動閘極140上。在一些情況下，讀取電晶體135可在寫入操作期間保持不活動的。實例寫入操作將在本文中進一步描述(例如，結合圖3A)。
在讀取操作期間，字線110可經偏壓至可啟動經選擇記憶體單元105之讀取電晶體135的讀取電壓，並且經選擇記憶體單元105之寫入電晶體145可保持不活動的。啟動讀取電晶體135可將讀取電晶體135之汲極節點190與讀取電晶體135之源極節點185耦合，由此將數位線115與 源極線120耦合。在讀取操作期間，數位線115可經偏壓至小負電壓且源極線120可經接地(例如，使用共同源極板)，使得在讀取電晶體135經啟動時電流可自源極線120流動至數位線115。自源極線120流動至數位線115之電流的量可受由記憶體單元105儲存之資料狀態影響。亦即，儲存於浮動閘極140上之電壓或電荷可影響與讀取電晶體135相關聯之臨限電壓，由此回應於讀取電壓而影響讀取電晶體135之啟動位準。讀取電晶體135之啟動位準可繼而影響在源極線120與數位線115之間流動的電流的量。實例讀取操作將在本文中進一步描述(例如，結合圖3B)。
如圖1中所展示，記憶體單元105可包括耦合至數位線115以及讀取電晶體135之汲極節點190(例如，與該數位線以及該讀取電晶體之該汲極節點串聯)的二極體148。二極體148可為例如雙極性接面二極體。在記憶體單元105在寫入操作期間為未經選擇單元(例如，未寫入但連接至與在寫入操作期間寫入之單元相同之數位線115的單元)時，二極體148可防止電流(例如，寄生或洩漏電流)流動通過記憶體單元105(例如，自數位線115通過單元之讀取電晶體135)。然而，在記憶體單元105在讀取操作期間為經選擇單元(例如，在讀取操作期間讀取之單元)時，二極體148可允許電流流動通過記憶體單元105(例如，自源極線120至數位線115通過單元之讀取電晶體135)。二極體148在寫入及讀取操作期間之操作將在本文中進一步描述(例如，結合圖3A及3B)。此外，儘管在圖1中說明二極體，但本發明之實施例並不限於此，並且可包括代替二極體148之具有類似功能性之另一類型的整流元件。
感測組件150可經組態以偵測儲存在記憶體單元105之浮動閘極140上的狀態(例如，電荷或電壓)且基於所偵測狀態而判定記憶體單 元105之資料狀態。在一些情況下，感測組件150可藉由在讀取操作期間偵測在數位線115與源極線120之間流動的電流的量而偵測狀態，其可被視為由記憶體單元105輸出之信號。在一些情況下，感測組件150可包括一或多個感測放大器以放大記憶體單元105之信號輸出。感測放大器可在讀取操作期間偵測沿著數位線115之電流的細微改變，並且可基於所偵測電流而產生對應於邏輯0或邏輯1之信號。
感測組件150可經組態以將橫越數位線115自記憶體單元105接收到之信號與參考信號155(例如，參考電壓或電流)進行比較。感測組件150可基於該比較而判定記憶體單元105之所儲存狀態。舉例而言，在二進位傳信中，若數位線115具有比參考信號155高的電壓或電流，則感測組件150可判定記憶體單元105之所儲存資料狀態為邏輯1，並且若數位線115具有比參考信號155低的電壓或電流，則感測組件150可判定記憶體單元105之所儲存狀態為邏輯0。感測組件150可包括各種電晶體或放大器以偵測及放大信號中之差異。記憶體單元105的所偵測邏輯狀態可藉由行解碼器130輸出為輸出160。在一些情況下，感測組件150可為另一組件(例如，行解碼器130、列解碼器125)之部分。在一些情況下，感測組件150可與列解碼器125及/或行解碼器130電子通信。
本端記憶體控制器165可藉由各種組件(例如，列解碼器125、行解碼器130及感測組件150)控制記憶體單元105之操作。在一些情況下，列解碼器125、行解碼器130及感測組件150中之一或多者可與本端記憶體控制器165共置。本端記憶體控制器165可經組態以自外部記憶體控制器或裝置接收一或多個命令及/或資料，將命令及/或資料轉譯成可由記憶體晶粒100使用之資訊，對記憶體晶粒100執行一或多個操作(例如， 如本文中所描述之寫入及讀取操作)，以及回應於執行一或多個操作而將資料自記憶體晶粒100傳達至外部記憶體控制器或裝置。本端記憶體控制器165可產生列、行及/或源極線位址信號以偏壓或啟動目標字線110、目標數位線115及目標源極線120。本端記憶體控制器165亦可產生及控制在記憶體晶粒100之操作期間使用之各種電壓或電流。大體而言，本文中所描述之所施加電壓或電流之幅度、形狀或持續時間可進行調整或變化，並且可針對操作記憶體晶粒100時所描述之各種操作而不同。
圖2A至2C說明根據本發明之實施例的實例記憶體單元205之截面視圖。記憶體單元205可為例如先前結合圖1所描述之記憶體單元105(例如，圖2A說明記憶體單元105之第一實例，圖2B說明記憶體單元105之第二實例，並且圖2C說明記憶體單元105之第三實例)。
如圖2A至2C中所展示，記憶體單元205可各自包括二極體248(例如，圖1之二極體148)，其中p型(例如，p摻雜)通道221與二極體248之n型(例如，n摻雜)材料接觸。p型通道221可為記憶體單元205之讀取電晶體(例如，圖1之讀取電晶體135)的通道(例如，多晶矽通道)。p型通道221亦可與源極線220(例如，圖1之源極線120)接觸，該源極線又與共同源極板(例如，接地板)211接觸，如圖2A至2C中所說明。
如圖2A至2C中所展示，記憶體單元205可各自包括n型通道223。n型通道223可為記憶體單元205之寫入電晶體(例如，圖1之寫入電晶體145)的通道(例如，n通道)。在圖2A及2B中所說明之實例中，n型通道223與二極體248之p型材料接觸以及與數位線215(例如，圖1之數位線115)接觸。在圖2C中所說明之實例中，n型通道223與記憶體單元之額外n摻雜材料227接觸，該額外n摻雜材料又與二極體248之p型材料以及數 位線215接觸。
如圖2A至2C中所展示，記憶體單元205可各自包括與n型通道223接觸之浮動閘極240(例如，圖1之浮動閘極140)。浮動閘極240可為記憶體單元205之讀取電晶體的浮動閘極。
如圖2A至2C中所展示，記憶體單元205可各自包括與數位線215、n型通道223、p型通道221、浮動閘極240及源極線220接觸之氧化物材料229。舉例而言，氧化物材料229可在p型通道221與n型通道223之間以及在p型通道221與浮動閘極240之間，如圖2A至2C中所說明。此外，氧化物材料229可在浮動閘極240與源極線220之間，如圖2A至2C中所展示。此外，氧化物材料229可與n摻雜材料227接觸，如圖2C中所說明。氧化物材料229可包含記憶體單元205之讀取及寫入電晶體之控制閘極(例如，圖1之控制閘極175及170)。
在圖2A至2C中所說明之實例中，p型通道221可具有7奈米(nm)之厚度(例如，寬度)，n型通道223可具有10nm之厚度，浮動閘極240可具有10nm之厚度，p型通道221與n型通道223之間的氧化物材料229可具有5nm之厚度，p型通道221與浮動閘極240之間的氧化物材料229可具有5nm之厚度，p型通道221之相對側上之氧化物材料229可具有9nm之厚度，n型通道223及浮動閘極240之相對側上之氧化物材料229可具有9nm之厚度，並且記憶體單元205可具有40nm之厚度。然而，本發明之實施例不限於此等特定厚度。
圖3A說明根據本發明之實施例的在對記憶體裝置300執行之程式(例如，寫入)操作期間的導電線偏壓之實例。圖3B說明根據本發明之實施例的在對記憶體裝置300執行之感測(例如，讀取)操作期間的導電 線偏壓之實例。
記憶體裝置300可為例如先前結合圖1所描述之記憶體裝置100。舉例而言，如圖3A及3B中所展示，記憶體裝置100可包括多個記憶體單元，包括目標記憶體單元305-a(例如，在寫入及讀取操作期間所選擇之單元)。記憶體單元中之每一者，包括目標記憶體單元305-a，可為結合圖1所描述之浮動閘極記憶體單元105之實例。舉例而言，目標記憶體單元305-a包括與浮動閘極(例如，圖1之浮動閘極140)相關聯之讀取電晶體335-a(例如，圖1之讀取電晶體135)以及寫入電晶體345-a(例如，圖1之寫入電晶體145)，如圖3A至3B中所說明。此外，目標記憶體單元305-a包括耦合至數位線315-a(例如，圖1之數位線115)以及讀取電晶體335-a之汲極節點的二極體348-a(例如，圖1之二極體148)，如圖3A至3B中所說明。
在一些情況下，記憶體裝置300中之寫入電晶體345可在第一電壓施加至該等寫入電晶體之控制閘極時經啟動，並且記憶體裝置300中之讀取電晶體335可在第二(例如，不同)電壓施加至該等讀取電晶體之控制閘極時經啟動。在此實例中，寫入電晶體345-a可在三(3)伏(V)之電壓施加至該等寫入電晶體之控制閘極時經啟動，並且讀取電晶體335可在負一(-1)伏(V)之電壓施加至該等讀取電晶體之控制閘極時經啟動。圖3A至3B中所描述之電壓值意謂作為實例。電壓可為執行本文中所描述之功能的任何值或值之組合。
圖3A描繪記憶體裝置300在寫入操作期間的導電線偏壓之實例。如圖3A中所展示，在對目標記憶體單元305-a之寫入操作期間，與目標記憶體單元305-a相關聯(例如，連接至該目標記憶體單元)之字線 310-a可經偏壓至啟動寫入電晶體345-a但並不啟動讀取電晶體335-a的寫入電壓。舉例而言，寫入電壓可經由字線310-a施加至寫入電晶體345-a之控制閘極，並且可為超過與寫入電晶體345-a相關聯之臨限電壓的電壓。在此實例中，寫入電壓可為三(3)伏(V)。記憶體裝置300中與未經選擇記憶體單元相關聯之其他字線，諸如字線310-b，可經偏壓至零(0)伏(例如，接地電壓)。
在寫入操作期間，與目標記憶體單元305-a相關聯(例如，連接至該目標記憶體單元)之數位線315-a可經偏壓至基於將寫入至目標記憶體單元305-a之資料(例如，邏輯)狀態的狀態電壓。舉例而言，為寫入「1」之邏輯狀態，數位線315-a可經偏壓至小於寫入電壓的電壓，諸如二(2)伏。為寫入「0」之邏輯狀態，數位線315-a可經偏壓至零(0)伏。記憶體裝置300中與未經選擇記憶體單元相關聯之其他數位線，諸如數位線315-b，可經偏壓至零(0)伏(例如，接地電壓)。
如參考圖1所描述，記憶體單元305可包括耦合至數位線315以及讀取電晶體335之汲極節點(例如，與該數位線以及該讀取電晶體之該汲極節點串聯)之二極體348或其他整流元件。二極體348(或其他整流元件)可在寫入操作期間防止在寫入操作期間歸因於例如在寫入「1」之邏輯狀態時數位線315-a與源極線320-a之間的電壓差而可以其他方式已發生之電流，諸如寄生(例如，洩漏)電流，流動通過未經選擇記憶體單元305(例如，連接至數位線315-a之其他單元)。舉例而言，二極體348-b可防止此類寄生電流自數位線315-a流動通過讀取電晶體335-b。防止此類寄生電流流動通過未經選擇記憶體單元305可增加單元之可靠性及/或使用壽命。舉例而言，儘管圖3A描繪與數位線315-a及源極線320-a耦合之兩個 記憶體單元，但實務上可存在與此等導電線耦合之數百或數千個記憶體單元。因此，在寫入操作期間可藉由二極體348防止傳導通過讀取電晶體335之寄生電流的累積量可為相當大的。
如參考圖1所描述，寫入電晶體345-a之源極節點可與數位線315-a耦合，並且寫入電晶體345-a之汲極節點可與讀取電晶體335-a之浮動閘極耦合。因此，在寫入電晶體345-a藉由將寫入電壓施加至字線310-a而經啟動時，電壓可施加至讀取電晶體335-a之浮動閘極，該浮動閘極為基於施加至數位線315-a之狀態電壓。在一些情況下，施加至浮動閘極之電壓可與數位線315-a上之狀態電壓減去橫越寫入電晶體345-a之任何電壓降大體上相同。
在電壓施加至讀取電晶體335-a之浮動閘極之後，字線310-a可設定成零(0)伏以撤銷啟動寫入電晶體345-a，由此將浮動閘極自數位線315-a解耦合。浮動閘極可為浮動的(例如，與任何電壓源或電壓軌非耦合)且可因此儲存表示邏輯狀態之電壓。
在寫入操作期間，與目標記憶體單元305-a相關聯之源極線320-a可不使用且可經偏壓至零(0)伏(例如，接地電壓)。為簡化製造及源極線偏壓，在此實例中，多個源極線320可與單個共同源極板311耦合，該單個共同源極板可經偏壓至零(0)伏，如圖3A中所說明。
圖3B描繪在對目標記憶體單元305-a之讀取操作期間記憶體裝置300的導電線偏壓之實例。在對目標記憶體單元305-a之讀取操作期間，與目標記憶體單元305-a相關聯(例如，連接至該目標記憶體單元)之字線310-a可經偏壓至啟動讀取電晶體335-a但並不啟動寫入電晶體345-a的讀取電壓。舉例而言，讀取電壓可經由字線310-a施加至讀取電晶體 335-a之控制閘極，並且可為超過與讀取電晶體335-a相關聯之標稱臨限電壓的電壓。在讀取電晶體335-a之浮動閘極不帶電時，標稱臨限電壓可為讀取電晶體335-a之臨限電壓。在此實例中，讀取電壓可為負電壓，諸如負一(-1)伏(V)。記憶體裝置300中與未經選擇記憶體單元相關聯之其他字線，諸如字線310-b，可經偏壓至零(0)伏(例如，接地電壓)。
在讀取操作期間，與目標記憶體單元305-a相關聯(例如，連接至該目標記憶體單元)之數位線315-a可經偏壓至讀取電壓。在此實例中，讀取電壓可為負一(-1)伏，並且可為相同電壓，而與由目標記憶體單元305-a所儲存之邏輯狀態無關。記憶體裝置300中與未經選擇記憶體單元相關聯之其他數位線，諸如數位線315-b，可經偏壓至零(0)伏。
如參考圖1所描述，讀取電晶體335-a之汲極節點可與數位線315-a耦合，並且讀取電晶體335-a之源極節點可與源極線320-a耦合。在讀取操作期間，數位線315-a經偏壓至負電壓(例如，-1V)，該負電壓與字線310-a經偏壓至的讀取電壓相同。因此，在讀取電晶體335-a藉由將讀取電壓施加至字線310-a而經啟動時，電流可經由讀取電晶體335-a在源極線320-a與數位線315-a之間流動。舉例而言，電流可自共同源極板311流動至源極線320-a、自源極線320-a流動至讀取電晶體335-a之源極節點、流動通過讀取電晶體335-a，以及自讀取電晶體335-a之汲極節點流動至數位線315-a。此外，二極體348-a可允許此電流在源極線320-a與數位線315-a之間流動(例如，此電流通過讀取電晶體335-a之流動可不受二極體348-a抑制或阻礙)。
由讀取電晶體335-a傳導之電流的量可取決於儲存在讀取電晶體335-a之浮動閘極上的電壓。因此，自源極線320-a流動至數位線 315-a之電流的量可藉由感測放大器感測以判定由目標記憶體單元305-a儲存之邏輯狀態，如本文中先前所描述(例如，結合圖1)。
圖4為根據本發明之實施例的實例設備(諸如電子記憶體系統400)之方塊圖說明。記憶體系統400包括：設備，諸如記憶體裝置402；以及控制器404，諸如記憶體控制器(例如，主機控制器)。舉例而言，控制器404可能包括處理器。控制器404可能耦合至例如主機，並且可自主機接收命令信號(或命令)、位址信號(或位址)及資料信號(或資料)，並且可將資料輸出至主機。
記憶體裝置402包括記憶體單元之記憶體陣列406。舉例而言，記憶體陣列406可包括一或多個記憶體單元陣列，諸如先前結合圖1所描述之記憶體單元105之陣列，如本文中所揭示。
記憶體裝置402包括位址電路系統408，該位址電路系統用以鎖存藉由I/O電路系統460經由I/O連接410提供之位址信號。位址信號經接收且藉由列解碼器425及行解碼器430解碼以存取記憶體陣列406。舉例而言，列解碼器425及/或行解碼器430可分別為先前結合圖1所描述之列解碼器125及行解碼器130。
記憶體裝置402可藉由使用感測/緩衝電路系統感測記憶體陣列行中之電壓及/或電流改變來感測(例如，讀取)記憶體陣列406中的資料，該感測/緩衝電路系統在一些實例中可為讀取/鎖存電路系統420及/或感測電路系統450。感測電路系統450可為例如先前結合圖1所描述之感測組件150。讀取/鎖存電路系統420可讀取及鎖存來自記憶體陣列406之資料。I/O電路系統460經包括以用於經由I/O連接410與控制器404進行雙向資料通信，諸如所感測資料(例如，邏輯)狀態之通信。根據本發明之實施 例，寫入電路系統422經包括以將資料寫入至記憶體陣列406。
控制電路系統465可對由來自控制器404之控制連接426提供的信號進行解碼。此等信號可包括用於控制記憶體陣列406上之操作(包括根據本發明之資料讀取操作及資料寫入操作)的晶片信號、寫入啟用信號及位址鎖存信號。
舉例而言，控制電路系統465可包括在控制器404中。控制器404可包括其他電路系統、韌體、軟體或類似者，不論單獨或呈組合形式。控制器404可為外部控制器(例如，在與記憶體陣列406分離之晶粒中，不論全部或部分)或內部控制器(例如，包括在與記憶體陣列406相同的晶粒中)。舉例而言，內部控制器可能為狀態機或記憶體序列器。
在一些實例中，控制器404可經組態以使記憶體裝置402至少執行本文中所揭示之方法，諸如對如本文中所揭示之陣列406中之記憶體單元執行讀取及寫入操作。在一些實例中，記憶體裝置402可包括先前結合圖1所描述之電路系統。
如本文中所使用，術語「耦合」可包括在沒有介入元件之情況下電耦合、直接耦合及/或直接連接(例如，藉由直接實體接觸)或在有介入元件之情況下間接耦合及/或連接。術語耦合可進一步包括彼此協作或相互作用(例如，如呈因果關係)之兩個或更多個元件。
熟習此項技術者將瞭解，可提供額外電路系統及信號，並且已簡化圖4之記憶體系統400。應認識到，參考圖4所描述之各種區塊組件的功能性可能未必經分隔為積體電路裝置之不同組件或組件部分。舉例而言，積體電路裝置之單個組件或組件部分可經調適以執行圖4之多於一個區塊組件之功能性。替代地，積體電路裝置之一或多個組件或組件部分 可經組合以執行圖4之單個區塊組件之功能性。
儘管本文中已說明及描述具體實施例，但一般熟習此項技術者應瞭解，經計算達成相同結果之配置可取代所展示之具體實施例。本發明意欲覆蓋本發明之數個實施例的調適或變化。應理解，以上描述係以說明性方式而非限定性方式作出。熟習此項技術者在審閱以上描述之後將顯而易見上文實施例的組合及本文中未具體描述之其他實施例。本發明之數個實施例之範疇包括使用以上結構及方法的其他應用。因此，應參考隨附申請專利範圍，連同此類申請專利範圍授權的等效物之全範圍，來判定本發明之數個實施例之範疇。
在前述實施方式中，一些特徵出於精簡本發明之目的而在單個實施例中分組在一起。不應將本發明之此方法解譯為反映本發明之所揭示實施例必須使用比在每一申請專利範圍中明確陳述之特徵更多的特徵的意圖。確切而言，如以下申請專利範圍所反映，本發明主題在於比單個所揭示實施例之全部特徵少的特徵。因此，以下申請專利範圍特此併入實施方式中，其中每一申請專利範圍就其自身而言作為單獨實施例。
100:記憶體晶粒/記憶體裝置
105:浮動閘極記憶體單元/記憶體單元
110:存取線/字線
115:感測線/數位線
120:源極線/目標源極線
125:列解碼器
130:行解碼器
135:電晶體/讀取電晶體
140:浮動閘極
145:電晶體/寫入電晶體
148:二極體
150:感測組件
160:輸出
165:本端記憶體控制器
170:控制閘極
175:控制閘極
180:源極節點
185:源極節點
190:汲極節點
195:汲極節點
DL_1:數位線
DL_2:數位線
DL_N:數位線
SL_1:源極線
SL_2:源極線
SL_N:源極線
WL_1:字線
WL_2:字線
WL_M:字線

Claims (20)

  1. 一種記憶體設備，其包含：一感測線；一存取線；以及一記憶體單元，其中該記憶體單元包括：一第一電晶體，其具有一浮動閘極及一控制閘極，其中該第一電晶體之該控制閘極耦合至該存取線；一第二電晶體，其具有一控制閘極，其中：該第二電晶體之該控制閘極耦合至該存取線；該第二電晶體之一第一節點耦合至該感測線；並且該第二電晶體之一第二節點耦合至該第一電晶體之該浮動閘極；以及一二極體，其耦合至該感測線以及該第一電晶體之一節點。
  2. 如請求項1之記憶體設備，其中該二極體經組態以在該記憶體單元在一程式操作期間為一未經選擇單元時防止一電流流動通過該記憶體單元。
  3. 如請求項1之記憶體設備，其中該記憶體設備包括：一源極線，其耦合至該第一電晶體之一額外節點；以及一共同源極板，其耦合至該源極線。
  4. 如請求項1之記憶體設備，其中該記憶體單元經組態以使用該第一電 晶體及該第二電晶體儲存一資料狀態。
  5. 如請求項1至4中任一項之記憶體設備，其中：該第一電晶體為一p型金屬氧化物半導體(PMOS)電晶體；並且該第二電晶體為一n型金屬氧化物半導體(NMOS)電晶體。
  6. 如請求項1之記憶體設備，其中：該二極體之一n型材料與該第一電晶體之一p型通道接觸；該第二電晶體之一n型通道與該感測線以及該第一電晶體之該浮動閘極接觸；並且該二極體之一p型材料與該第二電晶體之該n型通道接觸。
  7. 如請求項1至4中任一項之記憶體設備，其中：該二極體之一n型材料與該第一電晶體之一p型通道接觸；該二極體之一p型材料與一n摻雜材料接觸；並且該n摻雜材料與該第二電晶體之一n型通道以及該感測線接觸。
  8. 一種記憶體設備，其包含：複數個感測線；複數個存取線；以及一記憶體單元陣列，其中該陣列中之每一各別記憶體單元包括：一第一電晶體，其具有一浮動閘極及一控制閘極，其中該第一電晶體之該控制閘極耦合至該等存取線中之一者； 一第二電晶體，其具有一控制閘極，其中：該第二電晶體之該控制閘極耦合至該等存取線中之該一者；該第二電晶體之一第一節點耦合至該複數個感測線中之一者；並且該第二電晶體之一第二節點耦合至該第一電晶體之該浮動閘極；以及一二極體，其耦合至該複數個感測線中之該一者以及該第一電晶體之一節點。
  9. 如請求項8之記憶體設備，其中：該記憶體設備包括：一共同源極板；以及複數個源極線，其耦合至該共同源極板；並且該陣列中之每一各別記憶體單元之該第一電晶體之一額外節點耦合至該複數個源極線中之一者。
  10. 如請求項8至9中任一項之記憶體設備，其中該陣列中之每一各別記憶體單元之該二極體與該複數個感測線中之該一者以及該各別記憶體單元之該第一電晶體之該節點串聯。
  11. 如請求項8至9中任一項之記憶體設備，其中該陣列中之每一各別記憶體單元之該二極體為一雙極性接面二極體。
  12. 一種操作記憶體之方法，其包含：在對該記憶體執行之一程式操作期間，將一電壓施加至一感測線，其中該感測線耦合至：一記憶體單元之一二極體，其中該二極體耦合至該記憶體單元之一第一電晶體之一節點；以及該記憶體單元之一第二電晶體之一第一節點，其中該第二電晶體之一第二節點耦合至該第一電晶體之一浮動閘極；以及在該電壓在該程式操作期間正施加至該感測線時，藉由該記憶體單元之該二極體防止電流自該感測線流動通過該記憶體單元之該第一電晶體。
  13. 如請求項12之方法，其中該方法包括：在對該記憶體執行之一感測操作期間，將一電壓施加至一存取線，其中該存取線耦合至：該記憶體單元之該第一電晶體之一控制閘極；以及該記憶體單元之該第二電晶體之一控制閘極；以及在該電壓在該感測操作期間正施加至該存取線時，藉由該記憶體單元之該二極體允許電流自一共同源極板至耦合至該共同源極板之一源極線以及自該源極線至該第一電晶體之一額外節點通過該記憶體單元之該第一電晶體流動至該感測線。
  14. 一種操作記憶體之方法，其包含：在對一記憶體單元陣列執行之一程式操作期間，選擇該陣列中之一 記憶體單元子集中之一記憶體單元，其中該子集中之每一各別記憶體單元包括：一第一電晶體，其具有一浮動閘極及一控制閘極，其中該第一電晶體之該控制閘極耦合至複數個存取線中之一者，該複數個存取線耦合至該記憶體單元子集；一第二電晶體，其具有一控制閘極，其中：該第二電晶體之該控制閘極耦合至該等存取線中之該一者；該第二電晶體之一第一節點耦合至一感測線，該感測線耦合至該記憶體單元子集；並且該第二電晶體之一第二節點耦合至該第一電晶體之該浮動閘極；以及一二極體，其耦合至該感測線以及該第一電晶體之一節點；以及藉由該子集中之每一各別未經選擇記憶體單元之該二極體防止電流自該感測線流動通過該各別未經選擇記憶體單元之該第一電晶體。
  15. 如請求項14之方法，其中選擇該子集中之該記憶體單元包含：將一電壓施加至該記憶體單元之該第一電晶體及該第二電晶體之該等控制閘極耦合至的該等存取線中之該一者；以及將一電壓施加至該感測線。
  16. 如請求項15之方法，其中施加至該等存取線中之該一者的該電壓為超過與該第二電晶體相關聯之一臨限電壓的一電壓。
  17. 如請求項15之方法，其中施加至該感測線之該電壓為小於施加至該等存取線中之該一者之該電壓的一電壓。
  18. 如請求項14之方法，其中該方法包括：在對該記憶體單元陣列執行之一感測操作期間，選擇該陣列中之該記憶體單元子集中之一記憶體單元；以及藉由在該感測操作期間所選擇的該子集中之該記憶體單元之該二極體允許電流通過在該感測操作期間所選擇的該子集中之該記憶體單元之該第一電晶體流動至該感測線。
  19. 如請求項18之方法，其中在該感測操作期間選擇該子集中之該記憶體單元包含：將一負電壓施加至該記憶體單元之該第一電晶體及該第二電晶體之該等控制閘極耦合至的該等存取線中之該一者；以及將一負電壓施加至該感測線。
  20. 如請求項17至19中任一項之方法，其中該記憶體單元子集包含該陣列中之一記憶體單元行。
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