TWI564894B - 增益單元型半導體記憶裝置及其驅動方法 - Google Patents

增益單元型半導體記憶裝置及其驅動方法 Download PDF

Info

Publication number
TWI564894B
TWI564894B TW101115998A TW101115998A TWI564894B TW I564894 B TWI564894 B TW I564894B TW 101115998 A TW101115998 A TW 101115998A TW 101115998 A TW101115998 A TW 101115998A TW I564894 B TWI564894 B TW I564894B
Authority
TW
Taiwan
Prior art keywords
line
write
transistor
potential
source
Prior art date
Application number
TW101115998A
Other languages
English (en)
Other versions
TW201248629A (en
Inventor
竹村保彥
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201248629A publication Critical patent/TW201248629A/zh
Application granted granted Critical
Publication of TWI564894B publication Critical patent/TWI564894B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)

Description

增益單元型半導體記憶裝置及其驅動方法
本發明係關於一種使用半導體的記憶裝置。
其記憶單元由一個電晶體和一個電容器形成的1T1C型DRAM由於可以在原理上無限制地寫入，再者，由於寫入/讀出速度也比較快而在多種電子裝置中被使用(參照專利文獻1、專利文獻4)。但是，1T1C型DRAM由於是將所積累的電荷直接釋放到位元線並藉由檢測電位的變動來讀出資料，所以需要一定程度以上的電容器的容量，但是，伴隨電路的微型化要確保所需要的容量越來越困難。
相比於此，其記憶單元由兩個電晶體和一個電容器形成的增益單元型DRAM即使電容器的容量小也可以利用讀出電晶體將電荷量放大並供應到位元線，由此可以實現電容器小型化(參照專利文獻2、專利文獻3)。
圖2是習知的增益單元型DRAM的記憶單元的電路圖。記憶單元201具有寫入電晶體202和電容器203，寫入電晶體202的閘極與寫入字線204連接。另外，寫入電晶體202的汲極與位元線205連接，寫入電晶體202的源極與電容器203的第一電極(電容器電極)連接，並且電容器203的第二電極與讀出字線208連接。
另外，寫入電晶體202的源極及電容器203的第一電極與讀出電晶體207的閘極連接。再者，讀出電晶體207 的汲極和源極分別與位元線205和源極線206連接。
在將資料寫入到記憶單元201時，在使位元線205的電位為對應於資料的值的狀態下，控制寫入字線204的電位而使寫入電晶體202成為導通狀態，以對電容器203充電。然後，控制寫入字線204的電位而使寫入電晶體202成為截止狀態。此時，寫入電晶體202的源極與電容器203的第一電極的連接點(記憶節點SN)的電位成為對應於資料的值。
另外，為了從記憶單元201讀出資料，使位元線205成為一定電位的浮動狀態，並控制讀出字線208的電位而調整記憶節點SN的電位，以改變讀出電晶體207的狀態。此時，如果讀出電晶體207是導通狀態，則積累在位元線205中的電荷量變動，於是，檢測位元線205的電位變動。
[專利文獻1]美國專利第5802000號說明書
[專利文獻2]美國專利第7468901號說明書
[專利文獻3]美國專利申請公開第2011/0101351號說明書
[專利文獻4]美國專利第5764562號說明書
本發明的一個方式的目的是：提供一種其結構比習知的裝置簡單的半導體記憶裝置和其他半導體裝置以及這些的驅動方法或製造方法。另外，本發明的一個方式的目的 是：提供一種其集體度比習知的裝置高的半導體記憶裝置和其他半導體裝置以及這些的驅動方法或製造方法。
另外，本發明的一個方式的目的是：提供一種其耗電量比習知的裝置少的半導體記憶裝置或其他半導體裝置及其驅動方法或製造方法。另外，本發明的一個方式的目的是：提供一種其製造製程數比習知的裝置少的半導體記憶裝置或其他半導體裝置及其驅動方法或製造方法。
另外，本發明的一個方式的目的是：提供一種具有新穎結構的記憶裝置或其驅動方法，尤其是，提供一種可以減少耗電量的記憶裝置或記憶裝置的驅動方法。
以下對本發明進行說明，首先對在本說明書中使用的用詞進行簡單的說明。首先，在本說明書中，關於電晶體的源極和汲極，在將一方稱為汲極時將另一方稱為源極。換言之，不根據電位的高低而區別它們。從而，在本說明書中，也可以將源極看作汲極來解釋。
再者，在本說明書中，“連接”有時是指在實際上的電路中沒有物理連接的部分而只有佈線延伸的情況。例如，有時在絕緣閘極型場效應電晶體(MISFET)的電路中，一個佈線兼用作多個MISFET的閘極。在此情況下，在電路圖中，有時一個佈線被分成多個閘極。在本說明書中，將該情況也說成是“佈線連接於閘極”。
另外，“相等”、“同一”、“相同”等詞語不是僅指數量、形狀等嚴密一致的情況，而且還可以包括在實際應用上具有可以容許的程度的差異的情況。例如，即使源 極電位比汲極電位低0.1V，除非該差值顯著影響到工作，就也可以說成是“源極電位與汲極電位相等”。
本發明的一個方式是一種半導體記憶裝置，包括：寫入位元線；寫入字線；以及記憶單元，其中，各記憶單元具有寫入電晶體、讀出電晶體以及電容器，並且各記憶單元的寫入電晶體的閘極、汲極以及源極分別與寫入字線、電容器的電極之一以及源極線連接。
另外，本發明的一個方式是一種半導體記憶裝置，包括：寫入位元線；寫入字線；以及記憶單元，其中，各記憶單元具有寫入電晶體、讀出電晶體以及電容器，各記憶單元的寫入電晶體的閘極與寫入字線連接，電容器的電極之一與寫入電晶體的汲極連接，並且電容器的電極之另一與寫入位元線之一連接。
源極線也可以形成為與寫入位元線平行。另外，記憶單元的電容器的容量也可以為寫入電晶體的閘極電容的1倍至10倍。此時，寫入電晶體的截止電阻較佳為1×1018Ω以上。
另外，本發明的一個方式是一種半導體記憶裝置的驅動方法，其中在上述半導體記憶裝置中，剛寫入了一個資料(例如，資料“1”)之後的寫入電晶體的汲極及源極的電位與剛寫入了另一個資料(例如，資料“0”)之後的寫入電晶體的汲極及源極的電位彼此相等。
根據具有上述結構的半導體記憶裝置，提供一種其結構比習知的裝置簡單的半導體記憶裝置或其他半導體裝置 及其驅動方法。另外，提供一種其集體度比習知的裝置高的半導體記憶裝置或其他半導體裝置及其驅動方法。另外，提供一種其耗電量比習知的裝置少的半導體記憶裝置或其他半導體裝置及其驅動方法。另外，提供一種其製造製程數比習知的裝置少的半導體記憶裝置或其他半導體裝置及其驅動方法。另外，在以下實施方式中，更詳細地說明本發明的效果。
以下，將參照圖式說明實施方式。但是，實施方式可以以多個不同方式來實施，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是其方式和詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
另外，在本實施方式中，對處於導通狀態的電晶體以與其重疊的方式寫上圓形符號○，對處於截止狀態的電晶體以與其重疊的方式寫上叉形符號×。另外，關於讀出電晶體，有時將由於該讀出電晶體的源極的電位與汲極的電位相等而電流不流過其間的狀態也看作截止狀態。
另外，有時以同一符號表示具有相同功能的情況、相同材料的情況或同時形成的情況，在需要特別區別時有時對符號追加“_1”或“_2”等而表示。例如，在多個讀出閘極112由同一材料形成時，在圖式中，對該多個讀出閘 極112的每一個分別追加“112_1”或“112_2”等符號而表示。另外，在說明書中當總稱讀出閘極時表示為“讀出閘極112”，而在將其中一個讀出閘極與其他讀出閘極區別時，有時表示為“讀出閘極112_1”。
實施方式1
圖1示出本實施方式的半導體記憶裝置的記憶單元的電路圖。記憶單元101具有一個寫入電晶體102、一個讀出電晶體107以及一個電容器103，其中寫入電晶體102的閘極與寫入字線104連接，並且寫入電晶體102的源極與源極線106連接。
另外，電容器103的第一電極與寫入電晶體102的汲極連接。將該節點稱為記憶節點SN。另外，電容器103的第二電極與寫入位元線105連接。
再者，讀出電晶體107的閘極與記憶節點SN連接，並且讀出電晶體107的汲極與讀出線108連接，讀出電晶體107的源極與源極線106連接。另外，較佳為將讀出線108配置為與源極線106正交(相交)。
在圖式中，示出源極線106與寫入位元線105平行的情況，但是本發明不侷限於此，源極線106也可以與寫入字線104平行。在源極線106與寫入字線104平行時，對使佈線實現集體化有效。另外，在源極線106與寫入位元線105平行時，根據後面陳述的理由，可以按每個記憶單元控制寫入電晶體的導通和截止。
另外，在將源極線106形成為與寫入位元線105彼此平行時，例如，可以使用專利文獻1所記載的方法。
接著，圖3A至5B簡單說明具有圖1的電路結構的記憶單元101的寫入方法和讀出方法的例子。另外，為了容易理解，以下示出電位的具體的數值，但是本發明不侷限於此。
這裏，在寫入資料“1”時，將寫入位元線105的電位設定為+1V，在寫入資料“0”時，將寫入位元線105的電位設定為0V。另外，寫入電晶體102和讀出電晶體107都是N通道型電晶體，寫入電晶體102的閾值為+0.5V，並且讀出電晶體107的閾值為+1V。另外，可以任意設定寫入電晶體102和讀出電晶體107的導電型。另外，這裏，使電容器103的容量充分大於讀出電晶體107的閘極電容。忽略不計其他的未圖示的寄生電容等。
在進行寫入以外時，使寫入字線104的電位為充分低的值(這裏，-1V)，以不使寫入電晶體102成為導通狀態。首先，將寫入位元線105的電位設定為0V。此時，記憶節點SN的電位為+1V或0V。記憶節點SN的電位取決於所寫入的資料(的電位)。另外，將源極線106的電位設定為+1V，並將讀出線108的電位設定為+2V。
在上述狀態下，藉由使寫入字線104的電位上升到+2V，使寫入電晶體102成為導通狀態。其結果，記憶節點SN的電位成為+1V。此時，讀出電晶體107成為截止狀態(參照圖3A)。
接著，根據所寫入的資料，將寫入位元線105的電位設定為+1V或0V。在此情況下，記憶節點SN的電位繼續為+1V。但是，因為在電容器103的電極之間產生根據寫入位元線105的電位的電位差，所以在電容器103的第一電極中儲存與此相應的電荷(參照圖3B)。
然後，藉由使寫入字線104的電位下降到-1V，使寫入電晶體102截止。將儲存在電容器103的第一電極中的電荷儲存在記憶節點SN中。藉由上述步驟，寫入工作結束。
另外，在寫入位元線105的電位為+2V時，記憶節點SN的電位成為+2V或+3V。再者，藉由首先使源極線106的電位上升到+2V，再使寫入字線104的電位從-1V上升到+2V(參照圖4A)，寫入電晶體102的閘極的電位(+2V)由於不高於源極和汲極中的任一電位而保持截止狀態。就是說，在寫入位元線105的電位和源極線106的電位都十分高，例如寫入位元線105的電位為+2V，而源極線106的電位為+2V時，不能寫入資料。
在習知的增益單元記憶體中，有如下問題：在為改寫一個記憶單元的資料而提高與該記憶單元連接的寫入字線的電位時，與同一寫入字線連接的其他記憶單元的寫入電晶體也成為導通狀態，從而儲存在其他記憶單元中的資料消失。雖然在習知的增益單元記憶體中難以解決該問題，但是，如上所述，在本發明的一個方式中，藉由設定寫入位元線105的電位元和配置為與寫入位元元線105平行的 源極線106的電位元，可以防止不需要的記憶單元的資料消失。
就是說，為了寫入資料，只將與待寫入的記憶單元連接的寫入位元線和源極線設定為低電位(在圖3A中，寫入位元線為0V，源極線為+1V)，然後將寫入字線的電位設定為預定值(在圖3A中，+2V)，再者，將寫入位元線的電位設定為資料的電位。
另一方面，藉由將上述以外的寫入位元線和源極線保持為一定的高電位(在圖4A中，寫入位元線和源極線都是+2V)，即使寫入字線的電位成為預定值(+2V)也可以使寫入電晶體保持截止狀態，由此在該記憶單元中不發生資料的消失。
這在降低耗電量的意義上是較佳的。如現有技術那樣，如果在寫入時不需要的記憶單元的資料也消失，則需要補充該資料，為此需要使與該記憶單元連接的位元線的電位變動。電位的變動會耗電，但是，如上所述，在本發明的一個方式中，只使待改寫的寫入位元線的電位變動，從而可以顯著降低耗電量。
然後，在寫入結束之後，如上所述那樣將寫入字線104保持為充分低的電位(-1V)。在該狀態下，寫入位元線105的電位在0V至+2V的範圍內變動。例如，在寫入位元線105的電位為0V時，寫入位元線105與電容器103進行電容耦合，由此在寫入有資料“1”時，記憶節點SN的電位成為0V，而在寫入有資料“0”時，記憶節點 SN的電位成為+1V。因為這個理由，在圖3A中，在將寫入位元線105的電位設定為0V時，記憶節點SN的電位成為0V或+1V。
另外，在寫入位元線105的電位進一步上升時，記憶節點SN的電位也與此相應地上升。例如，在寫入位元線105的電位為+2V時，記憶節點SN的電位成為+2V或+3V。
就是說，記憶節點SN的電位在0V至+3V的範圍內變動。另外，源極線106的電位成為+1V或+2V。另外，將讀出線108的電位保持為+2V(參照圖4B)。只在寫入位元線105的電位成為+2V時，記憶節點SN的電位成為+3V，此時，源極線106的電位和讀出線108的電位都是+2V，由此電流不流過讀出電晶體107的源極與汲極之間。
在記憶節點SN的電位為0V或+1V時，讀出電晶體107處於截止狀態。在記憶節點SN的電位為+2V時，如果源極線106的電位為+2V，則讀出電晶體107還是處於截止狀態。
但是，有時記憶節點SN的電位為+2V，並且，源極線106的電位為+1V。此時，雖然讀出電晶體107成為導通狀態，但是將從高電位(+2V)的讀出線108減去閾值而得到的電位(+1V)輸出到源極線106，從而在實質上電流不流過讀出電晶體107的源極與汲極之間。
接著，說明讀出方法。首先，將寫入位元線105的電 位設定為低電位(這裏，0V)。其結果，記憶節點SN的電位根據所寫入的資料成為0V或+1V。另外，將源極線106的電位設定為+1V。
接著，使讀出線108和源極線106中的任何一個成為浮動狀態。這裏，使讀出線108成為浮動狀態，並將其電位設定為+2V。在該狀態下，讀出電晶體107處於截止狀態(參照圖5A)。
再者，藉由控制寫入位元元線105的電位，改變讀出電晶體107的狀態。這裏，將寫入位元線105的電位設定為+1V。其結果，記憶節點SN的電位根據所寫入的電位成為+1V和+2V中的任何一個。
在記憶節點SN的電位為+1V時，讀出線108的電位一直為+2V而不變。另一方面，在記憶節點SN的電位為+2V時，讀出線108的電位下降到+1V。就是說，在寫入有資料“1”的情況下讀出線108的電位成為+2V，而在寫入有資料“0”的情況下讀出線108的電位成為+1V(參照圖5B)。藉由上述步驟可以讀出資料。在上述的資料讀出的過程中，資料不會消失。
在上述例子中，將電容器103的容量假設為在與讀出電晶體107的閘極電容相比時充分高，但是，與現有增益記憶體同樣，在本發明的一個方式的半導體記憶裝置中，也可以藉由減小電容器103的容量來實現更高速度的寫入。
但是，在電容器103的電容為讀出電晶體107的閘極 電容的1倍至10倍時，記憶節點SN的電位有時受讀出電晶體107的狀態(導通或截止)的影響而變動，而不成為上述那樣的單純的值。
另外，直到累積在電容器103(或記憶節點SN)中的電荷被釋放的時間與容量及寫入電晶體102的截止電阻成比例。因此，在電容器103的容量小的情況下，較佳的是，與此相應地提高寫入電晶體102的截止電阻，寫入電晶體102的截止電阻較佳為1×1018Ω以上。
實施方式2
本實施方式的半導體記憶裝置的記憶單元採用圖1的讀出電晶體107的導電型與寫入電晶體102的導電型不同的結構。例如，在寫入電晶體102為N通道型時，讀出電晶體107為P通道型。
以下，參照圖6A至7C簡單地說明本實施方式的半導體記憶裝置的寫入方法及讀出方法的例子。在圖6A至7C中，示出兩個記憶單元，即記憶單元101_1和記憶單元101_2。將資料從寫入位元線105_1輸入到記憶單元101_1，並且，將資料從寫入位元線105_2輸入到記憶單元101_2。在以下例子中，在將資料寫入到記憶單元101_1之後從記憶單元101_1讀出資料，另一方面，將記憶單元101_2的資料繼續儲存而不讀出。
另外，為了容易理解，以下示出電位等的具體數值，但是本發明不侷限於此。這裏，在是資料“1”時，將寫 入位元線105的電位設定為+1V，在是資料“0”時，將寫入位元線105的電位設定為0V。
寫入電晶體102的閾值為+0.5V，並且讀出電晶體107的閾值為-0.5V。另外，使電容器103的容量充分大於讀出電晶體107的閘極電容。在以下例子中，只對記憶單元101_1(左側的記憶單元)寫入資料，而不對記憶單元101_2(右側的記憶單元)寫入資料。
在進行寫入時以外，寫入字線104的電位十分低(這裏，-1V)，以不使寫入電晶體102導通。首先，將寫入位線105_1的電位設定為+1V。另外，將源極線106_1的電位設定為+1V。此時，如實施方式1所述，記憶單元101_1的記憶節點SN的電位為+2V或+1V。記憶單元101_1的記憶節點SN的電位取決於所寫入的資料(的電位)。
另外，將寫入位元線105_2的電位設定為+2V，並將源極線106_2的電位設定為+2V。如實施方式1所述，記憶單元101_2的記憶節點SN的電位為+2V或+3V。另外，將讀出線108的電位設定為+1V。
此時，記憶單元101_1的讀出電晶體和記憶單元101_2的讀出電晶體都因其閘極電位等於或高於其源極或汲極的電位而處於截止狀態(參照圖6A)。
如果在上述狀態下使寫入字線104的電位上升到+2V，則記憶單元101_1的寫入電晶體成為導通狀態，但是記憶單元101_2的寫入電晶體繼續處於截止狀態。記憶單元 101_1的記憶節點SN的電位成為+1V。
接著，根據所寫入的資料，將寫入位元線105_1的電位設定為+1V或0V。在此情況下，記憶單元101_1的記憶節點SN的電位繼續為+1V。但是，因為在記憶單元101_1的電容器的電極之間產生根據寫入位元線105_1的電位的電位差，所以在電容器的第一電極中儲存與此相應的電荷。與不進行資料的寫入的記憶單元101_2連接的寫入位元線105_2的電位繼續為+2V(參照圖6B)。
然後，藉由使寫入字線104的電位下降到-1V，使記憶單元101_1的寫入電晶體成為截止狀態。將儲存在記憶單元101_1的電容器的第一電極中的電荷儲存在記憶單元101_1的記憶節點SN中。寫入工作到此結束。
另外，為了對與寫入位元線105_1及寫入位元線105_2連接的其他記憶單元寫入資料，寫入位元線105_1及寫入位元線105_2的電位在0V至+2V的範圍內變動。因此，記憶單元101_1的記憶節點SN及記憶單元101_2的記憶節點SN的電位在0V至+3V的範圍內變動。
但是，從上述說明可知，在寫入資料時，寫入位元線105的電位和源極線106的電位聯動，而具有一定的規則性。就是說，在源極線106為+2V時，寫入位元線105的電位為+2V，因此記憶節點SN的電位也為+2V或+3V。在此情況下，如圖6C的記憶單元101_1所示那樣，讀出電晶體的閘極電位等於或高於源極或汲極，由此讀出電晶體處於截止狀態。
另一方面，在源極線106為+1V時，寫入位元線105的電位為0V或+1V，因此記憶節點SN的電位也為0V或+2V。但是，在此情況下，因為源極線106的電位(+1V)與讀出線108的電位(+1V)相等，所以如圖6C的記憶單元101_2所示那樣，電流不流過讀出電晶體的源極與汲極之間。
接著，說明讀出方法。首先，將寫入位元線105_1及寫入位元線105_2的電位設定為+2V，並且將源極線106_1及源極線106_2的電位設定為+2V。記憶單元101_1的記憶節點SN及記憶單元101_2的記憶節點SN的電位根據所寫入的資料而成為+2V或+3V。
另外，因為在源極線106的電位為+2V時記憶節點SN的電位為+2V以上，而在源極線106的電位為+1V時記憶節點SN的電位為0V或+1V，所以在讀出線108的電位為+1V以下時，無論記憶節點SN的電位如何，記憶單元101_1的讀出電晶體和記憶單元101_2的讀出電晶體都處於截止狀態(還包括源極與汲極之間為等電位而電流不流過該源極與汲極之間的情況)。
這裏，因為源極線106的電位和寫入位元線105的電位都是+2V，所以記憶單元101_1的讀出電晶體和記憶單元101_2的讀出電晶體都處於截止狀態，從而將讀出線108的電位設定為0V而使讀出線108成為浮動狀態(參照圖7A)。
在實施方式1中，為了使讀出線108成為浮動狀態， 需要將所有寫入位元元線105的電位一度降低到0V，但是本實施方式不需要該工作，從而可以減少耗電量。
例如，在某一期間中，在對與某一寫入位元線連接的記憶單元既不需要寫入資料也不需要讀出資料時，藉由將寫入位元線和源極線維持為+2V，使耗電量成為最小。
在實施方式1中，即使是不需要改寫或讀出的記憶單元，也為了將讀出線108設定為固定的電位(0V)而需要將寫入位元元線的電位一度設定為0V(或0V以下)，因此消耗電力。
相比於此，在本實施方式中，可以在將寫入位元線105_2的電位保持為+2V的狀態下將讀出線108的電位設定為0V，從而可以降低耗電量。
接著，將寫入位元線105_1的電位設定為0V，並將源極線106_1的電位設定為+1V。記憶單元101_1的記憶節點SN的電位成為0V或+1V。因此，記憶單元101_1的讀出電晶體的狀態根據記憶節點SN的電位而不同。
在記憶單元101_1的記憶節點SN的電位為+1V時，讀出電晶體處於截止狀態，因此讀出線108的電位一直為0V而不變。另一方面，在記憶節點SN的電位為0V時，讀出線108的電位上升到+1V。就是說，在寫入有資料“1”的情況下讀出線108的電位成為+1V，而在寫入有資料“0”的情況下讀出線108的電位成為0V。
另一方面，將寫入位元線105_2及源極線106_2的電位維持為+2V。記憶單元101_2的記憶節點SN的電位成 為+2V或+3V。因此，記憶單元101_2的讀出電晶體處於截止狀態(參照圖7B)。
藉由上述步驟可以讀出資料。在上述的資料讀出的過程中，資料不會消失。在讀出結束後，將讀出線的電位設定為+1V。
在上述例子中，雖然在源極線106_1的電位為+1V且讀出線108的電位為0V的狀態下讀出資料，但是也可以在源極線106_1的電位為0V且讀出線108的電位為+1V的狀態下讀出資料。以下，說明該例子。
在讀出開始時，將寫入位元線105的電位和源極線106的電位都設定為+2V，並且將讀出線108的電位設定為0V。接著，將讀出線108的電位設定為+1V。另外，將源極線106設定為浮動狀態。此時，記憶單元101_1的讀出電晶體和記憶單元101_2的讀出電晶體都因其閘極電位等於或高於源極或汲極的電位而處於截止狀態。
接著，將與待讀出資料的記憶單元101_1連接的寫入位元線105_1和源極線106_1的電位都設定為0V。此時，記憶單元101_1的記憶節點SN的電位根據所寫入的資料而成為+1V或0V。
因為在記憶節點SN的電位為+1V時記憶單元101_1的讀出電晶體處於截止狀態，所以源極線106_1的電位繼續為0V。另一方面，因為在記憶節點SN的電位為0V時記憶單元101_1的讀出電晶體成為導通狀態，所以源極線106_1的電位上升到+1V(參照圖7C)。
藉由上述步驟可以讀出資料。在上述的資料讀出的過程中，資料不會消失。在讀出結束後，將讀出線的電位設定為0V。
實施方式3
在本實施方式中，參照圖8A至10C說明上述實施方式所說明的半導體記憶裝置的製造製程的概略。圖8A至9B是剖面示意圖，而圖10A至10C是從上方看該結構物的一部分時的示意圖。另外，沿圖10A至10C的鏈式線A-B的剖面相當於圖8A至9B。另外，至於製程的一部分的詳細內容，可以參照已知的半導體製造技術或專利文獻2。
<圖8A>
在由矽、砷化鎵、磷化鎵或鍺等半導體構成的基板110的表面形成元件分離區域111等。再者，形成作為讀出電晶體的閘極的讀出閘極112_1及讀出閘極112_2，並且形成雜質區域113_1至113_4。
雜質區域113_1及雜質區域113_3用作實施方式1或實施方式2所示的源極線。較佳為將這些區域形成為平行於如下所述的寫入位元線，就是說，這些區域較佳為在圖式中從前面在深度方向上擴展。
另外，在將雜質區域113_1至雜質區域113_4用作源極線或讀出線時，其電阻較佳為低，因此，較佳為使用已 知的自對準矽化物(SALICIDE：Self-Aligned Silicide)技術等在其表面設置矽化物層。
再者，在形成第一層間絕緣物115之後，形成第一連接電極114_1及第一連接電極114_2，將第一層間絕緣物115、第一連接電極114_1及第一連接電極114_2蝕刻並平整，以使讀出閘極112_1及讀出閘極112_2的頂面露出。圖10A示出從上方看該步驟時的情況。圖10A示出元件分離區域111、讀出閘極112、雜質區域113以及第一連接電極114。
<圖8B>
形成半導體層116_1、半導體層116_2以及它們上的閘極絕緣物117。作為用於半導體層116_1及半導體層116_2的半導體，可以使用各種半導體，但是較佳為使用能隙為2.5電子伏特以上且載子濃度為1014cm-3以下的半導體。為了達到上述目的，較佳為使用氧化物半導體作為半導體層。
作為氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。另外，作為降低電特性的不均勻的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭( La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
在此，例如，“In-Ga-Zn氧化物”是指以In、Ga以及Zn為主要成分的氧化物，對In、Ga以及Zn的比率沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。
例如，可以使用其原子比為In：Ga：Zn=1：1：1(=1/3：1 /3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或近於該組成的氧化物。或者，較佳為使用其原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或近於該組成的氧化物。
但是，本發明不侷限於此，可以根據所需要的半導體特性(遷移率、閾值、不均勻性等)而使用適當的組成的氧化物。另外，較佳為採用適當的載子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間結合距離以及密度等，以得到所需要的半導體特性。至於詳細內容，可以參照專利文獻2。
另外，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成近於原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的狀態。r例如可以為0.05。其他氧化物也是同樣的。
氧化物半導體可以為單晶或非單晶。在採用後者時，可以採用非晶或多晶。另外，可以採用在非晶中包括具有結晶性的部分的結構或非非晶的結構。
非晶狀態的氧化物半導體由於可以比較容易地得到平坦的表面，所以可以減少使用該氧化物半導體製造電晶體時的介面散射，可以比較容易得到較高的遷移率。
另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀 態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳為在平坦的表面上形成氧化物半導體，明確而言，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下的表面上形成氧化物半導體。
這裏，半導體層116_1與讀出閘極112_1及第一連接電極114_1接觸，而半導體層116_2與讀出閘極112_2及第一連接電極114_2接觸。就是說，讀出閘極112_1成為以半導體層116_1為通道的第一電晶體的汲極電極，而讀出閘極112_2成為以半導體層116_2為通道的第二電晶體的汲極電極，並且第一連接電極114_1成為第一電晶體的源極，而第一連接電極114_2成為第二電晶體的源極。
再者，形成寫入字線104_1及寫入字線104_2。藉由在它們的上面設置由絕緣材料構成的蝕刻停止層118，對防止佈線間短路有效。藉由在寫入字線104的側面設置側壁，也對防止佈線間短路有效。另外，也可以以寫入字線104或其側壁為掩模對半導體層116引入某種雜質，以選擇性地提高導電性。圖10B示出從上方看該步驟時的情況。圖10B示出半導體層116及寫入字線104。
<圖9A>
形成第二層間絕緣物120，在該第二層間絕緣物120中形成到達半導體層116_1及半導體層116_2的接觸孔，以形成第二連接電極119_1至第二連接電極119_4。再者，在第二層間絕緣物120上形成源極線106。圖10C示出 從上方看該步驟時的情況。圖10C示出源極線106。由圖10C可知，源極線106與寫入字線104交叉。
<圖9B>
在第三層間絕緣物123中及第三層間絕緣物123上形成第三連接電極121_1、第三連接電極121_2、電容器電極122_1、電容器電極122_2以及寫入位元線105等。至於這些部件的製造，可以參照已知的疊層型電容器的製造方法。將寫入位元線105形成為與源極線106平行。
根據上述製程，可以形成記憶單元101_1及記憶單元101_2。記憶單元101_1及記憶單元101_2與同一源極線連接。
101‧‧‧記憶單元
102‧‧‧寫入電晶體
103‧‧‧電容器
104‧‧‧寫入字線
105‧‧‧寫入位線
106‧‧‧源極線
107‧‧‧讀出電晶體
108‧‧‧讀出線
110‧‧‧基板
111‧‧‧元件分離區域
112‧‧‧讀出閘極
113‧‧‧雜質區域
114‧‧‧第一連接電極
115‧‧‧第一層間絕緣物
116‧‧‧半導體層
117‧‧‧閘極絕緣物
118‧‧‧蝕刻停止層
119‧‧‧第二連接電極
120‧‧‧第二層間絕緣物
121‧‧‧第三連接電極
122‧‧‧電容器電極
123‧‧‧第三層間絕緣物
201‧‧‧記憶單元
202‧‧‧寫入電晶體
203‧‧‧電容器
204‧‧‧寫入字線
205‧‧‧位線
206‧‧‧源極線
207‧‧‧讀出電晶體
208‧‧‧讀出字線
SN‧‧‧記憶節點
在圖式中：圖1是示出本發明的半導體記憶裝置的例子的電路圖；圖2是示出習知的(增益單元)半導體記憶裝置的例子的圖；圖3A和3B是說明本發明的半導體記憶裝置的驅動方法的例子的圖；圖4A和4B是說明本發明的半導體記憶裝置的驅動方法的例子的圖；圖5A和5B是說明本發明的半導體記憶裝置的驅動方 法的例子的圖；圖6A至6C是說明本發明的半導體記憶裝置的驅動方法的例子的圖；圖7A至7C是說明本發明的半導體記憶裝置的驅動方法的例子的圖；圖8A和8B是示出本發明的半導體記憶裝置的製造製程的例子的圖；圖9A和9B是示出本發明的半導體記憶裝置的製造製程的例子的圖；圖10A至10C示出本發明的半導體記憶裝置的結構及製造製程的例子的圖。
101‧‧‧記憶單元
102‧‧‧寫入電晶體
103‧‧‧電容器
104‧‧‧寫入字線
105‧‧‧寫入位線
106‧‧‧源極線
107‧‧‧讀出電晶體
108‧‧‧讀出線

Claims (16)

  1. 一種半導體裝置，包括：寫入位元線；寫入字線；讀出線；源極線；以及記憶單元，其中，該記憶單元包括寫入電晶體、讀出電晶體以及電容器，其中，該寫入電晶體的閘極、汲極以及源極分別與該寫入字線、該電容器的其中一電極以及該源極線連接，其中，該讀出線與該源極線相交，其中，該讀出電晶體的閘極、汲極和源極分別與該寫入電晶體的該汲極、該讀出線和該源極線連接，其中，該電容器的該另一電極被連接至該寫入位元線，並且其中，該寫入位元線的電位當該記憶單元中所儲存的一個資料被改寫時變動。
  2. 一種半導體裝置，包括：寫入位元線；寫入字線；讀出線；源極線；以及記憶單元， 其中，該記憶單元包括寫入電晶體、讀出電晶體以及電容器，其中，該寫入電晶體的閘極與該寫入字線連接，其中，該電容器的其中一電極與該寫入電晶體的汲極連接，其中，該電容器的另一電極與該寫入位元線連接，其中，該讀出線與該源極線相交，其中，該寫入字線與該寫入位元線相交，其中，該讀出電晶體的閘極、汲極和源極分別與該寫入電晶體的該汲極、該讀出線和該源極線連接，並且其中，該寫入位元線的電位被組構成變動於當該記憶單元中所儲存的一個資料被改寫時。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中，該源極線係形成為與該寫入字線平行。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中，該源極線係形成為與該寫入位元線平行。
  5. 根據申請專利範圍第1或2項之半導體裝置，其中，該寫入電晶體的導電型與該讀出電晶體的導電型不同。
  6. 根據申請專利範圍第1或2項之半導體裝置，其中，該寫入電晶體的截止電阻為1×1018Ω以上。
  7. 一種半導體裝置的驅動方法，該半導體裝置包括：寫入位元線；寫入字線； 讀出線；源極線；以及記憶單元，其中，該記憶單元包括寫入電晶體、讀出電晶體以及電容器，其中，該寫入電晶體的閘極、汲極以及源極分別與該寫入字線、該電容器的其中一電極以及該源極線連接，其中，該讀出線與該源極線相交，並且其中，在資料讀出期間及資料寫入期間中將該源極線的電位保持為恆定。
  8. 一種半導體裝置的驅動方法，該半導體裝置包括：寫入位元線；寫入字線；讀出線；源極線；以及記憶單元，其中，該記憶單元包括寫入電晶體、讀出電晶體以及電容器，其中，該寫入電晶體的閘極、汲極以及源極分別與該寫入字線、該電容器的其中一電極以及該源極線連接，其中，該讀出線與該源極線相交，並且其中，剛寫入了一個資料之後的該寫入電晶體的汲極及源極的電位與剛寫入了另一個資料之後的該寫入電晶體的汲極及源極的電位相等。
  9. 一種半導體裝置的驅動方法，該半導體裝置包括：寫入位元線；寫入字線；讀出線；源極線；以及記憶單元，其中，該記憶單元包括寫入電晶體、讀出電晶體以及電容器，其中，該寫入電晶體的閘極與該寫入字線連接，其中，該電容器的其中一電極與該寫入電晶體的汲極連接，其中，該電容器的另一電極與該寫入位元線連接，其中，該讀出線與該源極線相交，並且其中，在資料讀出期間及資料寫入期間中將該源極線的電位保持為恆定。
  10. 一種半導體裝置的驅動方法，該半導體裝置包括：寫入位元線；寫入字線；讀出線；源極線；以及記憶單元，其中，該記憶單元包括寫入電晶體、讀出電晶體以及電容器， 其中，該寫入電晶體的閘極與該寫入字線連接，其中，該電容器的其中一電極與該寫入電晶體的汲極連接，其中，該電容器的另一電極與該寫入位元線連接，其中，該讀出線與該源極線相交，並且其中，剛寫入了一個資料之後的該寫入電晶體的汲極及源極的電位與剛寫入了另一個資料之後的該寫入電晶體的汲極及源極的電位相等。
  11. 根據申請專利範圍第7至10項中任一項之半導體裝置的驅動方法，其中，該源極線係形成為與該寫入字線平行。
  12. 根據申請專利範圍第7至10項中任一項之半導體裝置的驅動方法，其中，該源極線係形成為與該寫入位元線平行。
  13. 根據申請專利範圍第7至10項中任一項之半導體裝置的驅動方法，其中，該寫入電晶體的導電型與該讀出電晶體的導電型不同。
  14. 根據申請專利範圍第7至10項中任一項之半導體裝置的驅動方法，其中，該寫入電晶體的截止電阻為1×1018Ω以上。
  15. 根據申請專利範圍第7至10項中任一項之半導體裝置的驅動方法，其中，該讀出電晶體的的閘極、汲極和源極分別被連接至該寫入電晶體的該汲極、該讀出線和源極線。
  16. 根據申請專利範圍第7至10項中任一項之半導體裝置的驅動方法，其中，該電容器的該另一電極被連接至該寫入位元線。
TW101115998A 2011-05-10 2012-05-04 增益單元型半導體記憶裝置及其驅動方法 TWI564894B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011105132 2011-05-10

Publications (2)

Publication Number Publication Date
TW201248629A TW201248629A (en) 2012-12-01
TWI564894B true TWI564894B (zh) 2017-01-01

Family

ID=47141786

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101115998A TWI564894B (zh) 2011-05-10 2012-05-04 增益單元型半導體記憶裝置及其驅動方法

Country Status (4)

Country Link
US (1) US9443844B2 (zh)
JP (1) JP5969261B2 (zh)
KR (1) KR101963567B1 (zh)
TW (1) TWI564894B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI781604B (zh) * 2020-05-18 2022-10-21 美商美光科技公司 記憶體設備及操作記憶體之方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8416609B2 (en) * 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
WO2014142043A1 (en) * 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device
JP6093726B2 (ja) * 2013-03-22 2017-03-08 株式会社半導体エネルギー研究所 半導体装置
KR102168652B1 (ko) 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
JP6525421B2 (ja) 2014-03-13 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
JP6487738B2 (ja) 2014-03-31 2019-03-20 株式会社半導体エネルギー研究所 半導体装置、電子部品
JP6538426B2 (ja) * 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置及び電子機器
KR20160034200A (ko) * 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6667267B2 (ja) 2014-12-08 2020-03-18 株式会社半導体エネルギー研究所 半導体装置
WO2016092416A1 (en) 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
US10985162B2 (en) * 2018-12-14 2021-04-20 John Bennett System for accurate multiple level gain cells
KR20220003883A (ko) 2020-07-02 2022-01-11 삼성전자주식회사 비휘발성 메모리 및 비휘발성 메모리의 동작 방법
US20240038294A1 (en) * 2022-08-01 2024-02-01 Taiwan Semiconductor Manufacturing Company Ltd. Programming and reading circuit for dynamic random access memory
KR102649968B1 (ko) * 2023-05-25 2024-03-20 서울대학교산학협력단 커패시터리스 3차원 적층형 dram 소자 및 그 제조 방법
CN116801623B (zh) * 2023-08-07 2024-05-24 北京超弦存储器研究院 存储单元、存储器及其制造方法、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US20030157763A1 (en) * 2001-06-22 2003-08-21 Tetsuo Endoh Semiconductor memory and its production process
US20110013454A1 (en) * 2009-07-15 2011-01-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
WO2011052367A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5931155B2 (ja) 1979-10-11 1984-07-31 インターナシヨナルビジネス マシーンズ コーポレーシヨン 感知増幅回路
JPS56162875A (en) 1980-05-19 1981-12-15 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0793365B2 (ja) 1984-09-11 1995-10-09 株式会社東芝 半導体記憶装置およびその製造方法
JPS61140172A (ja) 1984-12-13 1986-06-27 Toshiba Corp 半導体記憶装置
JPS62230043A (ja) 1986-03-31 1987-10-08 Seiko Epson Corp 半導体装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2676177B2 (ja) 1992-08-12 1997-11-12 三菱電機株式会社 半導体メモリ
JP2638487B2 (ja) 1994-06-30 1997-08-06 日本電気株式会社 半導体記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3723599B2 (ja) 1995-04-07 2005-12-07 株式会社ルネサステクノロジ 半導体記憶装置
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6016268A (en) * 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP4654471B2 (ja) 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001053167A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001168198A (ja) 1999-12-09 2001-06-22 Sony Corp メモリ混載半導体集積回路およびその設計方法
JP2001230329A (ja) 2000-02-16 2001-08-24 Sony Corp 半導体記憶装置
JP2001351386A (ja) 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093924A (ja) 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP2003272386A (ja) * 2002-03-20 2003-09-26 Mitsubishi Electric Corp Ｔｃａｍセル、ｔｃａｍセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6744087B2 (en) 2002-09-27 2004-06-01 International Business Machines Corporation Non-volatile memory using ferroelectric gate field-effect transistors
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US8445946B2 (en) 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7135886B2 (en) * 2004-09-20 2006-11-14 Klp International, Ltd. Field programmable gate arrays using both volatile and nonvolatile memory cell properties and their control
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101772639B1 (ko) 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
EP2534679B1 (en) 2010-02-12 2021-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
WO2011105310A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102001820B1 (ko) 2010-03-19 2019-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 구동 방법
US8259518B2 (en) * 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
WO2011162147A1 (en) 2010-06-23 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8743591B2 (en) 2011-04-26 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for driving the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US20030157763A1 (en) * 2001-06-22 2003-08-21 Tetsuo Endoh Semiconductor memory and its production process
US20110013454A1 (en) * 2009-07-15 2011-01-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
WO2011052367A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20110101334A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI781604B (zh) * 2020-05-18 2022-10-21 美商美光科技公司 記憶體設備及操作記憶體之方法
US12020749B2 (en) 2020-05-18 2024-06-25 Micron Technology, Inc. Preventing parasitic current during program operations in memory

Also Published As

Publication number Publication date
KR101963567B1 (ko) 2019-03-29
JP5969261B2 (ja) 2016-08-17
US9443844B2 (en) 2016-09-13
JP2012252770A (ja) 2012-12-20
KR20120126020A (ko) 2012-11-20
US20120287700A1 (en) 2012-11-15
TW201248629A (en) 2012-12-01

Similar Documents

Publication Publication Date Title
TWI564894B (zh) 增益單元型半導體記憶裝置及其驅動方法
JP6898497B2 (ja) メモリ装置
JP6224157B2 (ja) 半導体装置の作製方法
US9595313B2 (en) Semiconductor device
TWI409947B (zh) 使用鰭式場效電晶體及具有靜態隨機存取記憶體（ｓｒａｍ）之積體電路
US8929161B2 (en) Signal processing circuit
US8780614B2 (en) Semiconductor memory device
US8891285B2 (en) Semiconductor memory device
US9741794B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP6224794B2 (ja) 半導体装置
US8553447B2 (en) Semiconductor memory device and driving method thereof
TWI543158B (zh) 半導體儲存裝置及其驅動方法
KR20120102542A (ko) 기억 소자 및 신호 처리 회로
TWI618058B (zh) 半導體裝置
JP6272713B2 (ja) プログラマブルロジックデバイス及び半導体装置
KR101955036B1 (ko) 반도체 집적 회로
KR20140040168A (ko) 반도체 장치
KR20130035969A (ko) 기억 소자 및 신호 처리 회로
JP6049962B2 (ja) 記憶装置
US20120063206A1 (en) Semiconductor memory device
KR102160845B1 (ko) 기억 장치 및 반도체 장치

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees