JP6224794B2 - 半導体装置 - Google Patents
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Description
構成されるDRAM(Dynamic Random Access Memory)は
、代表的なメモリ装置として広く用いられる。
成のことを指し、メモリ装置とは少なくとも集積化したメモリセルを含む半導体装置のこ
とを指す。
う短チャネル効果によるリーク電流を防止するために、ゲートを立体的に配置するRCA
T(Recessed Channel Array Transistors)を用い
る方法が採用されている(非特許文献1参照)。
の度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタには
リーク電流が流れるため、トランジスタが選択されていない状況でも電荷が流出、または
流入するため、データの保持期間が短くなる。このため、所定の周期で再度の書き込み動
作(リフレッシュ動作)が必要となる問題があった。
述のプレーナ型トランジスタ及びその変形であるRCATにおいては、回路の配線幅を小
さくすることで更に集積密度を高めることはできるが、技術的課題も多く、実現が困難と
なっている。一方で、構造の工夫で占有面積を縮小することが期待されている。現状のメ
モリセルの面積は、8F2以上(Fは最小加工寸法)、又は6F2以上であり、例えば4
F2でメモリセルを構成することができれば、メモリ装置の占有面積を縮小することがで
きる。
小さいメモリ装置を提供することを目的の一つとする。また、メモリセルの占有面積が小
さく、データ保持期間の極めて長いメモリ装置を提供することを目的の一つとする。
のセルトランジスタを形成することでメモリセルの占有面積を縮小したメモリ装置に関す
る。
た溝部を有する第1の絶縁層と、一部が溝部の底部でビット線と電気的に接続し、他の一
部が該第1の絶縁層の上面で容量素子の一方の電極と電気的に接する半導体層と、半導体
層と接する第2の絶縁層と、第2の絶縁層と接するワード線と、を有することを特徴とす
るメモリ装置である。
ために付すものであり、順序や数を限定するものではないことを付記する。
ることが好ましい。例えば、酸化物半導体などを用いることができる。該半導体層をチャ
ネル形成領域に用いたトランジスタは、極めて低いオフ電流特性を示す。したがって、容
量素子の電荷の流出量、または流入量が極めて少なく、データの保持期間を長くすること
ができる。すなわち、一定時間内におけるリフレッシュ動作の回数を少なくすることがで
きる。
い。該駆動回路をビット線の下側に設けることで、占有面積を削減することができる。該
駆動回路は、単結晶半導体を用いて形成することが好ましい。
層の他の一部との電気的な接続は、導電層を介した接続であっても良い。
とができる。また、メモリセルの占有面積が小さく、データ保持期間の極めて長いメモリ
装置を提供することができる。
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形
態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成にお
いて、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して
用い、その繰り返しの説明は省略することがある。
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
域を指し、セルトランジスタのドレインとは容量素子側の電極あるいは領域を指すものと
する。
本実施の形態では、本発明の一態様であるメモリセル及びメモリ装置の構成例について説
明する。なお、本実施の形態では、メモリ装置の一部を図示した図面を用いて説明するが
、ビット線やワード線は例示された本数に限らず、実施者が自由に設定することができる
。
0a、120b、ワード線160a、160b、160c、160d、コンタクトプラグ
170、180で概略の構成を示し、明瞭化のため他の構成要素を省いて図示している。
モリ装置は、基板100上にビット線120aと、該ビット線上に形成された第1の絶縁
層210と、該第1の絶縁層に埋設され、該ビット線と電気的に接続されたコンタクトプ
ラグ170と、該第1の絶縁層上に形成された、溝部を有する第2の絶縁層220と、該
第2の絶縁層の上面に形成された電極130と、該電極及びコンタクトプラグ170のそ
れぞれと一部が電気的に接続する半導体層140と、該半導体層を覆う第3の絶縁層23
0と、該第3の絶縁層と接し、少なくとも該半導体層の一部と重なるワード線160a、
160b、160c、160dと、該ワード線及び該第3の絶縁層上に形成された第4の
絶縁層240と、該第4の絶縁層上に形成された第5の絶縁層250と、該第4の絶縁層
及び該第5の絶縁層に埋設され、電極130と電気的に接続するコンタクトプラグ180
と、該第5の絶縁層上に形成された第6の絶縁層260と、該第6の絶縁層に形成された
溝部に設けられ、コンタクトプラグ180と一方の電極が電気的に接続する容量素子30
0と、を有する。なお、ここでは図示されていないが、容量素子300の他方の電極は容
量線に電気的に接続される。
る複数のワード線を有し、ビット線とワード線の重なる領域及びその近傍に2F×2F(
4F2)の面積を有するメモリセルが形成されている。該メモリセルの領域には、セルト
ランジスタ及び容量素子が積層して形成されている。以下では図1(A)、(B)に点線
枠で囲んだワード線160bを含むメモリセルの構成について詳細を説明する。
ことができる。また、単結晶シリコン基板などの半導体基板を用いれば、メモリセルの下
にセルトランジスタを駆動するための駆動回路を設けることもでき、メモリ装置の面積を
縮小させることができる。
電極となるコンタクトプラグ170、ドレイン電極となる電極130及び/またはコンタ
クトプラグ180、ゲート電極となるワード線160bを含んで構成される。ここで、半
導体層140は、第2の絶縁層220に設けられた溝部の壁面部の一部を覆う形状に形成
されており、該壁面部を覆う半導体層140の大部分がチャネル形成領域となるようにす
る。このような構成にすることによって、実質的なトランジスタの占有面積を縮小しつつ
、チャネル長を長くすることができ、短チャネル効果を抑制することができる。なお、短
チャネル効果をより抑制するには、第2の絶縁層に設ける溝部の深さを該溝部の幅の2倍
以上20倍以下にすることが好ましい。
ビット線120aと直接接してソース領域を形成する構成としても良い。また、電極13
0を省いた構成とし、コンタクトプラグ180のみと半導体層140が接してドレイン領
域を形成する構成としても良い。
80とは絶縁される。また、コンタクトプラグ180の上面は容量素子の一方の電極と電
気的に接続される。ここで、ワード線160bの幅、ビット線120aの幅、容量素子3
00の幅は概略一致するものであり、それらを最小加工寸法(F)で形成することで、メ
モリセルの占有面積を極めて小さい2F×2F(4F2)とすることができる。
子300に長期間に渡って電荷を保持することが可能となる。したがって、メモリ装置に
おいて、定期的なリフレッシュ動作が不要、またはリフレッシュ動作を行う頻度を極めて
低くすることが可能となり、実質的に不揮発性のメモリ装置として機能させることも可能
となる。
セルトランジスタのオフ抵抗が高いほど小さくすることもできる。
する半導体をチャネル形成領域に用いたトランジスタが挙げられる。シリコンよりも広い
バンドギャップを有する半導体としては化合物半導体があり、例えば、酸化物半導体、窒
化物半導体などが知られている。
)では不十分で、バンドギャップが2.5eV以上4eV以下、好ましくは3eV以上3
.8eV以下のワイドバンドギャップ半導体を使用することが必要となる。例えば、チャ
ネルが形成される半導体層140に酸化インジウム、または酸化亜鉛等を含む酸化物半導
体、窒化ガリウム等を含む窒化物半導体、硫化亜鉛等を含む硫化物半導体等を用いること
ができる。
キャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態
(真性半導体)であっても、シリコンの場合にはバンドギャップが1.1eVなので、室
温(300K)での熱励起キャリアの濃度は1×1011cm−3程度である。
−3程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バ
ンドギャップ3.2eVの半導体の抵抗率は、シリコンより18桁も大きくなる。
て小さいため、電荷を保持する容量素子300のサイズを縮小することもできる。
占有面積が小さいメモリセルを有するメモリ装置である。また、セルトランジスタをオフ
電流の極めて小さいトランジスタとすることにより、データ保持期間の極めて長いメモリ
装置とすることが可能となる。
メモリセルにデータを書込む際には、セルトランジスタがオン状態となる電位をワード線
160bに供給し、ビット線120aと容量線190との電位差に従って流れる電流によ
り容量素子300を充電する。その後セルトランジスタをオフ状態とすることにより、書
込まれたデータを保持することができる。
bに供給し、ビット線120aと容量素子300とを導通させて、ビット線120aの寄
生容量(ビット線容量)と容量素子300の間で電荷を再分配させる。その結果、ビット
線120aの電位が変化する。このビット線120aの電位を所定の電位と比較すること
で、情報を読み出すことができる。
ができる。
本実施の形態では、実施の形態1で例示したメモリ装置の作製方法について説明する。な
お、説明に用いる図は、図1(B)の線分A−Bに対応する断面図に相当する。
層210を形成する(図2(A)参照)。
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板100には
ガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基
板としては、後の加熱処理の温度が高い場合には、歪み点が730℃以上のものを用いる
と良い。ここではガラス基板を用いる。
の不純物の拡散を抑制する機能を有する。例えば、酸化物絶縁膜、窒化物絶縁膜などをプ
ラズマCVD法やスパッタ法などの各種成膜方法で形成すればよい。また基板100に半
導体基板を用いる場合には、その表面を熱酸化して形成してもよい。
トリソグラフィ法及びエッチング法を用いて形成することができる。
リブデン、タングステン等から選ばれた元素、または上述した元素を成分とする合金、ま
たは上述した元素を組み合わせた合金などが挙げられる。また、該導電膜は単層でも2層
以上の積層としてもよい。例えば、アルミニウムや銅などの金属膜の下側、または上側、
若しくはその両方にクロム、タンタル、チタン、モリブデン、タングステン等の高融点金
属膜を積層する構成とすることもできる。また、マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材
料を用いてもよい。
縁膜、窒化物絶縁膜などを用いれば良い。該絶縁膜は、プラズマCVD法やスパッタ法な
どの各種成膜方法で形成することができる。
る(図2(B)参照)。該コンタクトホールは、公知のフォトリソグラフィ法及びエッチ
ング法を用いて形成することができる。
る。該導電膜には、ビット線120aと同様の材料を用いることができ、スパッタ法など
の成膜方法により形成することができる。そして、CMP(Chemical Mech
anical Polishing)法等によって平坦化処理を行うことで第1の絶縁層
210の表面上の不要な導電膜を除去し、該コンタクトホールを充填するコンタクトプラ
グ170を形成する(図2(C)参照)。
し、該第2の絶縁膜上に導電膜130aを形成する(図2(D)参照)。該第2の絶縁層
及び該導電膜は、プラズマCVD法やスパッタ法などの各種成膜方法で形成することがで
きる。
コン、窒化シリコン、酸化ガリウム、酸化ガリウム亜鉛、酸化窒化シリコン、窒化酸化シ
リコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミ
ニウム、酸化ハフニウム、またはこれらの混合材料を用いて単層で、または積層して形成
する。第2の絶縁層220に酸素を含む絶縁層を用いることで、後述する酸化物半導体層
の酸素欠損に対して酸素の補填を容易に行うことができる。
ることができ、スパッタ法などの成膜方法で形成することができる。
絶縁層220を加工し、該第2の絶縁層に溝部を形成する。また、該第2の絶縁層の上面
には電極130を形成する(図3(A)参照)。このとき、該溝部の底部においては、コ
ンタクトプラグ170の上面が露出する状態とする。
導体膜を形成する。本実施の形態では、In−Ga−Zn−O系酸化物半導体ターゲット
を用いて、In−Ga−Zn−O系酸化物半導体膜をスパッタ法により形成する。
、Ga、Sn及びZnから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸
化物であるIn−Sn−Ga−Zn−O系酸化物半導体や、三元系金属の酸化物であるI
n−Ga−Zn−O系酸化物半導体、In−Sn−Zn−O系酸化物半導体、In−Al
−Zn−O系酸化物半導体、Sn−Ga−Zn−O系酸化物半導体、Al−Ga−Zn−
O系酸化物半導体、Sn−Al−Zn−O系酸化物半導体や、二元系金属の酸化物である
In−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、Al−Zn−O系酸化
物半導体、Zn−Mg−O系酸化物半導体、Sn−Mg−O系酸化物半導体、In−Mg
−O系酸化物半導体や、In−Ga−O系の材料、一元系金属の酸化物であるIn−O系
酸化物半導体、Sn−O系酸化物半導体、Zn−O系酸化物半導体などを用いることがで
きる。また、上記酸化物半導体にInとGaとSnとZn以外の元素、例えばSiを含ま
せてもよい。
a)、亜鉛(Zn)を有する酸化物半導体、という意味であり、その組成比は問わない。
また、In−Ga−Zn−O系酸化物半導体膜をスパッタ法で成膜する際に用いる成膜用
ターゲットには、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1
[mol数比]の金属酸化物を用いることができる。また、In2O3:Ga2O3:Z
nO=1:1:2[mol数比]の金属酸化物を用いてもよい。
用いることができる。ここで、Mは、Zn、Ga、Al、Mn及びCoから選ばれた一つ
、または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、
またはGa及びCoなどがある。
成比は、原子数比で、In:Zn=50:1〜1:2(mol数比に換算するとIn2O
3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(mol数
比に換算するとIn2O3:ZnO=10:1〜1:2)、更に好ましくはIn:Zn=
15:1〜1.5:1(mol数比に換算するとIn2O3:ZnO=15:2〜3:4
)とする。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数
比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
素化合物などの不純物ができるだけ混入しないように形成することが好ましい。例えば、
スパッタ成膜用ターゲットや成膜に用いるガスに上記不純物が混入しないようにする。ま
た、成膜の際、成膜装置内を十分排気し、成膜時に基板を加熱しながら成膜することによ
り、成膜された酸化物半導体膜に含まれる不純物濃度を低減することができる。また、酸
化物半導体膜に加熱処理をして酸化物半導体膜中の水分及び水素を脱離しても良い。なお
、該加熱処理は、酸化物半導体膜の成膜後であれば、どの時点で行っても良い。
導体層140を形成する。このとき、半導体層140の一部は、該溝部の底部においてコ
ンタクトプラグ170と電気的に接続する構成となり、半導体層140の他の一部は、電
極130と電気的に接続する構成となる。
、および半導体層140を覆うようにゲート絶縁膜となる第3の絶縁層230を形成する
(図3(B)参照)。第3の絶縁層230には、酸化シリコン、酸化窒化シリコン、窒化
酸化シリコン、酸化アルミニウム、酸化ガリウム、酸化ガリウムアルミニウム、酸化ガリ
ウム亜鉛、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化タンタ
ル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、
窒素が添加されたハフニウムシリケート(HfSixOyNz(x>0、y>0、z>0
))、窒素が添加されたハフニウムアルミネート(HfAlxOyNz(x>0、y>0
、z>0))等の絶縁膜を単層または積層で用いることができる。
成膜方法で形成する。該導電膜には、ビット線120aと同様の材料を用いることができ
る。そして、公知のフォトリソグラフィ法及びエッチング法を用いて該導電膜を加工し、
ワード線160a、160b、160c、160dを形成する(図3(C)参照)。なお
、図3(C)においてワード線の上面を平坦な形状として示しているが、凹型または凸型
の形状であっても良い。
140と電極130が接する領域がドレイン領域、第3の絶縁層230がゲート絶縁膜、
ワード線160a、160b、160c、160dがゲート電極となり、第2の絶縁層2
20の壁面部に形成された半導体層140の大部分の領域をチャネル形成領域とするセル
トランジスタが形成される。
に第4の絶縁層240を形成する。更に、第4の絶縁層240上に第5の絶縁層250を
形成する(図4(A)参照)。第4の絶縁層240及び第5の絶縁層250には、第2の
絶縁層220と同様の材料を用いることができ、プラズマCVD法やスパッタ法などの各
種成膜方法で形成することができる。
60c、160dが露出しないようにするため、同一のエッチング方法において、第4の
絶縁層240にはエッチングレートの小さい材料を用い、第5の絶縁層250にはエッチ
ングレートの大きい材料を用いることが好ましい。
5の絶縁層250にコンタクトホールを形成し、電極130及び半導体層140の一部を
露出させる(図4(B)参照)。なお、電極130の一部のみを露出させる構成、及び半
導体層140の一部のみを露出させる構成であっても良い。また、図4(B)では、ワー
ド線160a、160b、160c、160dの側面部に第4の絶縁層240のみが残る
構成を示しているが、第5の絶縁層250の一部が残る構成であっても良い。
線120aと同様の材料を用いることができ、スパッタ法などの成膜方法により形成する
ことができる。そして、CMP(Chemical Mechanical Polis
hing)法等によって平坦化処理を行うことで第5の絶縁層250上の不要な導電膜を
除去し、該コンタクトホールを充填するコンタクトプラグ180を形成する(図4(C)
参照)。
接する場合は、その領域がセルトランジスタのドレイン領域となる。したがって、電極1
30を省く構成とすることもできる。
る。該第6の絶縁層260には、第2の絶縁層と同様の材料を用いることができ、プラズ
マCVD法やスパッタ法などの各種成膜方法で形成することができる。そして、公知のフ
ォトリソグラフィ法及びエッチング法を用いて、第6の絶縁層260に溝部を形成する(
図5(A)参照)。
溝部の壁面部に接する一方の電極と、誘電体層を挟んで一方の電極と対向する他方の電極
からなり、それらによって該溝部は充填される。ここで、容量素子300の一方の電極は
、該溝部の底部においてコンタクトプラグ180と電気的に接続され、他方の電極は、容
量線(図示無し)と接続される。なお、容量素子300を構成する材料は特に限定されな
いが、例えば、一方の電極及び他方の電極には、ビット線120aと同様の材料を用いる
ことができ、誘電体層には、第2の絶縁層220と同様の材料を用いることができる。
するメモリ装置を形成することができる。またこのような工程を経て作製されたメモリ装
置は、データ保持期間を極めて長くすることが可能であるため、リフレッシュ動作が不要
、またはその頻度が極めて低いメモリ装置とすることができる。
ができる。
本実施の形態では、半導体回路が形成された基板上に、実施の形態1及び2で説明したメ
モリセルが積層されたメモリ装置の例について説明する。
断面図である。該メモリ装置は、センスアンプや、デコーダ等のメモリセルを駆動するた
めの駆動回路部420が単結晶半導体基板400表面に公知の半導体集積回路技術を用い
て形成されている。メモリセル部440は、実施の形態2を参照して作製することができ
る。
れた駆動回路部420と電気的に接続される。したがって、駆動回路部420から出力さ
れた電位信号は、共通するビット線を介して各セルトランジスタに入力される。
線と同様にコンタクトプラグ等を介して駆動回路部420に電気的に接続されている。し
たがって、駆動回路部420から出力される電位に応じて、セルトランジスタのオン、オ
フを制御することができる。
れる駆動回路部420によって制御することができる。
部440を積層することにより、高密度に集積化されたメモリ装置とすることができる。
セル部を一層以上積層する構成としても良い。そのような構成とすることで、更に高密度
に集積化されたメモリ装置とすることができる。
ができる。
酸化物半導体の概念について再度詳しく説明する。
とが好ましい。特にInとZnを含むことが好ましい。
イザーとして、それらに加えてガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)、
アルミニウム(Al)、又はランタノイドのから選ばれた一種又は複数種を有することが
好ましい。
オジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、
テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er
)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)がある。
な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度
や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切な
ものとすることが好ましい。
含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
実施することができる。
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がc軸配向に揃っている酸化物半
導体であるCAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)膜について説明する。
は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当
該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡(TEM:Transmission Electron Micro
scope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダリ
ーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移
動度の低下が抑制される。
ルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸お
よびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、8
5°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5
°以上5°以下の範囲も含まれることとする。
C−OS膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。な
お、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線方向ま
たは表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後
に熱処理などの結晶化処理を行うことにより形成される。
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移
動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体
を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは
0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
。
面である。
いう。
位のO)と、を有する構造Aを示す。
。
す小グループは電荷が0である。
位のO)と、近接の2個の4配位のOと、を有する構造Bを示す。
個ずつ4配位のOがある。
る。
Cを示す。
Cの小グループは電荷が0である。
Dを示す。
Eの小グループは電荷が−1となる。
合体を大グループ(ユニットセルともいう。)と呼ぶ。
3個の近接Inを有する。
1個の近接Gaを有する。
3個の近接Znを有する。
の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接
金属原子の数は等しい。
和は4になる。
配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合するこ
とができる。
のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(Gaまた
はIn)の上半分の4配位のO、5配位の金属原子(GaまたはIn)の下半分の4配位
のOまたは4配位の金属原子(Zn)の上半分の4配位のOのいずれかと結合することに
なる。
中グループを構成する。
す。
。
3として示している。
のOがあり、丸枠の1として示している。
配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位の
OがあるZnとを示している。
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合する。
にあるInと結合する。
下半分にあるSnと結合している構成である。
67、−0.5と考えることができる。
電荷は、それぞれ+3、+2、+4である。したがって、Snを含む小グループは電荷が
+1となる。
なる。
れる。
、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
2SnZn3O8)を得ることができる。
0または自然数。)とする組成式で表すことができる。
デル図を示す。
ら順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分
にあるZnと結合する。
分にあるGaと結合する。
分にあるInと結合する。
示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。
なる。
れず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる
。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。
るが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電
界効果移動度を理論的に導き出せる。
テンシャル障壁(粒界等)が存在すると仮定すると、以下の式で表される。
以下の式で表される。
nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、
Vgはゲート電圧、tはチャネルの厚さである。
して差し支えない。
から欠陥密度Nが求められる。
n:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。
0は120cm2/Vsとなると予想できる。
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れ
た場所における移動度μ1は、以下の式で表される。
ことができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm(界
面散乱が及ぶ深さ)である。
度μ1は低下することがわかる。
μ2の計算結果Eを図11に示す。
した。
、2.8電子ボルト、4.7電子ボルト、15、15nmとした。
子ボルト、4.6電子ボルトとした。
ャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。
クをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下す
る。
omic Layer Flatness)が望ましい。
性を計算した。
成領域が挟まれたものを用いた。
ト電圧(Vg、ゲートとソースの電位差)依存性の計算結果である。
μはドレイン電圧を+0.1Vとして計算したものである。
低下する。
化が無い。
流Id(実線)および移動度μ(点線)のゲート電圧Vg依存性を示す。
として計算したものである。
電流Id(実線)および移動度μ(点線)のゲート電圧依存性を示す。
として計算したものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図14では40cm2/Vsと、オフセット長Loffが増加するほ
ど低下する。
下に比べるとはるかに緩やかである。
μAを超えることが示された。
実施することができる。
する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行
うことで良好な特性を得ることができる。
い。
トランジスタの電界効果移動度を向上させることが可能となる。
ル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低
消費電力化が可能となる。
圧を0V以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
組成比としてIn:Sn:Zn=1:1:1のターゲットを用いて、ガス流量比をAr/
O2=6/9sccm、成膜圧力を0.4Pa、成膜電力100Wとして、15nmの厚
さとなるように基板上に酸化物半導体層を成膜した。
をエッチング加工してソース電極及びドレイン電極を形成した。
用いて100nmの厚さとなるように酸化窒化珪素膜(SiON)を形成してゲート絶縁
膜とした。
にタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
iON)を形成し、1.5μmの厚さとなるようにポリイミド膜を形成し層間絶縁膜とし
た。
ン膜を形成し、100nmの厚さとなるようにアルミニウム膜を形成し、50nmの厚さ
となるように第2のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形
成した。
サンプルAは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
前に加熱処理を施さなかった。
サンプルBは基板を200℃になるように加熱した状態で酸化物半導体層の成膜を行った
。
前に加熱処理を施さなかった。
出すためである。
サンプルCは基板を200℃になるように加熱した状態で酸化物半導体層の成膜を行った
。
工前に窒素雰囲気で650℃1時間の加熱処理を施した後、酸素雰囲気で650℃1時間
の加熱処理を施した。
る水素を追い出すためである。
、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
効果を狙った。
図15(A)にサンプルAのトランジスタの初期特性を示す。
鏡(TEM)で観察したところ、成膜時に基板加熱を行ったサンプルB及びサンプルCと
同様の成膜方法で形成したサンプルには結晶性が確認された。
部分とを有し、結晶性部分の配向がc軸配向に揃っている結晶性であった。
成膜時に基板加熱を行ったサンプルは新しい構造を有している。
に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、nチ
ャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
ていないサンプルAのしきい値電圧よりもプラスシフトしている。
熱処理を行ったサンプルCの方が、成膜後に加熱処理を行っていないサンプルBよりもプ
ラスシフトしていることがわかる。
度が高いほど水素が離脱しやすい。
ると考察した。
サンプルB(成膜後加熱処理なし)及びサンプルC(成膜後加熱処理あり)とに対してゲ
ートBTストレス試験を行った。
−Id特性(ゲート電圧―ドレイン電流特性)の測定を行い、加熱及びプラスの高電圧印
加を行う前のトランジスタの特性を測定した。
加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
することをプラスBT試験と呼ぶ。
測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
較することをマイナスBT試験と呼ぶ。
イナスBT試験結果である。
イナスBT試験結果である。
、図16(A)及び図17(A)を参照すると少なくともプラスBT試験の処理を行うこ
とにより、しきい値電圧をプラスシフトさせることができることがわかった。
リーオフ型になったことがわかる。
より、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形
成することができることがわかった。
の関係を示す。
ている。
いた。
た。
がわかった。
とは明らかである。
130 電極
140 半導体層
170 コンタクトプラグ
180 コンタクトプラグ
190 容量線
210 第1の絶縁層
220 第2の絶縁層
230 第3の絶縁層
240 第4の絶縁層
250 第5の絶縁層
260 第6の絶縁層
300 容量素子
400 単結晶半導体基板
420 駆動回路部
440 メモリセル部
120a ビット線
120b ビット線
130a 導電膜
160a ワード線
160b ワード線
160c ワード線
160d ワード線
Claims (5)
- 第1の導電層と、
第1の絶縁層と、
半導体層と、
前記第1の絶縁層上の第2の導電層と、
ゲート電極としての機能を有する第3の導電層と、
前記第3の導電層上の第2の絶縁層と、
前記第2の絶縁層上の容量素子と、を有し、
前記半導体層は、前記第1の導電層上に位置する領域を有し、
前記半導体層は、前記第1の導電層と電気的に接続され、
前記半導体層のチャネル形成領域は、前記第1の絶縁層の側部に沿った領域を有し、
前記半導体層は、前記第2の導電層と電気的に接続され、
前記第1の導電層は、前記第3の導電層と重なる領域を有し、
前記容量素子は、前記第2の導電層と電気的に接続され、
前記半導体層は、前記第1の導電層の上に第1の端部を有し、
前記半導体層は、前記第1の絶縁層の上面の上に第2の端部を有することを特徴とする半導体装置。 - 第1の導電層と、
第1の絶縁層と、
半導体層と、
前記第1の絶縁層上の第2の導電層と、
ゲート電極としての機能を有する第3の導電層と、
前記第3の導電層上の第2の絶縁層と、
前記第2の絶縁層上の容量素子と、を有し、
前記半導体層は、前記第1の導電層上に位置する領域を有し、
前記半導体層は、前記第1の導電層と電気的に接続され、
前記半導体層のチャネル形成領域は、前記第1の絶縁層の側部に沿った領域を有し、
前記半導体層は、前記第2の導電層と電気的に接続され、
前記第1の導電層は、前記第3の導電層と重なる領域を有し、
前記容量素子は、前記第2の導電層と電気的に接続され、
前記半導体層は、前記第1の絶縁層の上面の上に位置する第1の領域を有し、
前記第2の導電層は、前記第1の絶縁層の上面と前記第1の領域との間の領域を有することを特徴とする半導体装置。 - 第1の導電層と、
第1の絶縁層と、
半導体層と、
前記第1の絶縁層上の第2の導電層と、
ゲート電極としての機能を有する第3の導電層と、
前記第3の導電層上の第2の絶縁層と、
前記第2の絶縁層上の容量素子と、を有し、
前記半導体層は、前記第1の導電層上に位置する領域を有し、
前記半導体層は、前記第1の導電層と電気的に接続され、
前記半導体層のチャネル形成領域は、前記第1の絶縁層の側部に沿った領域を有し、
前記半導体層は、前記第2の導電層と電気的に接続され、
前記第1の導電層は、前記第3の導電層と重なる領域を有し、
前記容量素子は、前記第2の導電層と電気的に接続され、
前記半導体層は、前記第1の導電層の上に第1の端部を有し、
前記半導体層は、前記第1の絶縁層の上面の上に第2の端部を有し、
前記半導体層は、前記第1の絶縁層の上面の上に位置する第1の領域を有し、
前記第2の導電層は、前記第1の絶縁層の上面と前記第1の領域との間の領域を有することを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれか一項において、
駆動回路を有し、
前記第1の導電層は、前記駆動回路上に設けられていることを特徴とする半導体装置。 - 請求項1乃至請求項4のいずれか一項において、
前記半導体層は、酸化物半導体を有することを特徴とする半導体装置。
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