TWI549131B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於一種利用半導體元件的半導體裝置及其驅動方法。
利用半導體元件的儲存裝置可以粗分為如果沒有電力供給儲存內容就消失的揮發性儲存裝置和即使沒有電力供給也保持儲存內容的非揮發性儲存裝置。
作為揮發性儲存裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。在DRAM中，藉由選擇構成記憶元件的電晶體並將電荷儲存在電容器中而儲存資訊。
由於根據上述原理，當從DRAM讀出資訊時電容器的電荷消失，因此每次讀出資訊時都需要重新進行寫入工作。另外，因為在構成記憶元件的電晶體中因截止狀態下的源極電極和汲極電極之間的洩漏電流(截止電流)等而即使電晶體未被選擇電荷也流出或流入，所以資料的保持期間較短。為此，需要按規定的週期重新進行寫入工作(刷新工作)，由此，難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的其他儲存裝置以實現較長期間的儲存的保持。
作為揮發性儲存裝置的其他例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器 等電路保持儲存內容，而不需要進行刷新工作，在這一點上SRAM優越於DRAM。然而，因為SRAM使用正反器等電路，所以存在每儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性儲存裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮動閘極，使該浮動閘極保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)、不需要進行揮發性儲存裝置所需要的刷新工作的優點(例如，參照專利文獻1)。
然而，由於當進行寫入時產生的穿隧電流會引起構成記憶元件的閘極絕緣層的劣化，因此產生記憶元件因進行規定次數的寫入而不能工作的問題。為了緩和上述問題的影響，例如，使用使各記憶元件的寫入次數統一的方法，然而，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用了上述方法，也不能從根本上解決使用壽命的問題。即，快閃記憶體不適合於資訊的改寫頻度高的用途。
另外，為了在浮動閘極中注入電荷或者去除該電荷，需要高電壓和用於該目的的電路。再者，還有為了注入或去除電荷需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]日本專利申請公開昭57-105889號公報
鑒於上述問題，本發明的一個方式的目的之一是提供一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的具有新結構的半導體裝置。
在本發明的一個方式中，使用能夠使電晶體的截止電流足夠小的材料，例如使用寬頻隙半導體的氧化物半導體材料，來構成半導體裝置。藉由使用能夠使電晶體的截止電流足夠小的半導體材料，可以在較長期間內保持資訊。
另外，本發明的一個方式是一種半導體裝置，該半導體裝置包括例如使用寬頻隙半導體構成的儲存單元，並具備具有為了從儲存單元讀出資訊輸出比基準電位低的電位的功能的電位轉換電路。
更明確而言，例如可以採用如下結構。
本發明的一個方式是一種半導體裝置，包括：由m×n個儲存單元構成的儲存單元陣列；第一驅動電路；第二驅動電路；電位產生電路；位元線；源極線；以及閘極線，其中，儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；以及包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體，第一通道形成區包含與第二通道形成區不同的半導體材料而構成，第一驅動電路在所述儲存單元的每個列中包括K位元的鎖存器部、具有K位元的多工器的寫入電路，並且，寫入電路與電位產生 電路、K位元的鎖存器部連接。
另外，本發明的一個方式是一種半導體裝置，包括：由m×n個儲存單元構成的儲存單元陣列；第一驅動電路；第二驅動電路；K位元的計數器(K是自然數)；電位產生電路；位元線；源極線；以及閘極線，其中，儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；以及包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體，第一通道形成區包含與第二通道形成區不同的半導體材料而構成，第一驅動電路在所述儲存單元的每個列中包括K位元的鎖存器部、讀出電路，K位元的計數器與讀出電路連接，並且，讀出電路與K位元的鎖存器部連接。
此外，本發明的一個方式是一種半導體裝置，包括：由m×n個儲存單元構成的儲存單元陣列；第一驅動電路；第二驅動電路；K位元的計數器(K是自然數)；電位產生電路；位元線；源極線；以及閘極線，其中，儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；以及包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體，第一通道形成區包含與第二通道形成區不同的半導體材料而構成，第一驅動電路在所述儲存單元的每個列中包括K位元的鎖存器部、具有K位元的多工器的寫入電路、讀出電路，K位元的計數器與讀出電路連接 ，並且，K位元的鎖存器部與寫入電路、讀出電路連接。
在上述半導體裝置中可以採用如下結構：源極線與第一源極電極連接，位元線與第一汲極電極、第二汲極電極連接，閘極線與第二閘極電極連接，並且第一閘極電極與第二源極電極連接。
在上述半導體裝置中，第一電晶體可以為p通道型電晶體，第二電晶體可以為n通道型電晶體。或者，在上述半導體裝置中，第一電晶體也可以為n通道型電晶體，第二電晶體也可以為n通道型電晶體。
此外，在上述半導體裝置中可以採用如下結構：第二電晶體的第二通道形成區包含氧化物半導體而構成。
此外，在上述半導體裝置中可以採用如下結構：在位元線與源極線之間，包括儲存單元之一的多個儲存單元並聯連接。或者，在上述半導體裝置中也可以採用如下結構：位元線與源極線之間，包括儲存單元之一的多個儲存單元串聯連接。
此外，在上述半導體裝置中可以採用如下結構：讀出電路包括負載、讀出放大器、NAND電路，NAND電路的輸入的一方與讀出放大器連接，NAND電路的輸入的另一方與儲存讀出線連接，並且，NAND電路的輸出與K位元的鎖存器部連接。
此外，在上述半導體裝置中可以採用如下結構：電位產生電路與第一驅動電路和第二驅動電路連接。
此外，在上述半導體裝置中可以採用如下結構：K位 元的計數器與K位元的鎖存器部的輸入電連接。
另外，雖然在上述半導體裝置中使用氧化物半導體構成電晶體，然而本發明不侷限於此。在上述半導體裝置中也可以使用能夠實現與氧化物半導體同等的截止電流特性的材料，例如碳化矽等的寬頻隙材料(更明確而言，例如，能隙Eg大於3eV的半導體材料)等。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包括其他構成要素的情況。另外，“上”或“下”只是為了便於說明而使用的。
另外，在本說明書等中，“電極”或“佈線”不限定這些構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“源極電極”和“汲極電極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書等中，“源極電極”和“汲極電極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈 線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
因為使用氧化物半導體的電晶體的截止電流極小，所以藉由使用該電晶體可以在極長期間內保持儲存內容。即，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(但是，較佳固定電位)，也可以在較長期間內保持儲存內容。
另外，在根據本發明的半導體裝置中，寫入資訊時不需要高電壓，從而也沒有元件劣化的問題。例如，不像現有的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等的問題。即，根據本發明的半導體裝置對能夠改寫的次數沒有限制，這是現有的非揮發性記憶體所存在的問題，所以可以顯著提高可靠性。再者，因為藉由根據電晶體的導通狀態或截止狀態而進行資訊的寫入，所以容易可以實現高速工作。另外，還有不需要用於擦除資訊的工作的優點。
此外，因為使用氧化物半導體以外的材料的電晶體可以進行足夠的高速工作，所以藉由組合該電晶體和使用氧化物半導體的電晶體而使用，可以充分地確保半導體裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以適當地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如此，藉由將使用氧化物半導體以外的材料的電晶體(換言之，能夠進行足夠的高速工作的電晶體)和使用氧化物半導體的電晶體(作更廣義解釋，截止電流足夠小的電晶體)設置為一體，可以實現具有新穎的特徵的半導體裝置。
下面，使用圖式對本發明的實施方式的一個例子進行說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
另外，圖式等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，本發明不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施方式1
在本實施方式中，參照圖1A1至圖1C對根據本發明的一個方式的半導體裝置的基本電路結構及其工作進行說 明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
<基本電路>
首先，參照圖1A1至圖1C對最基本電路結構及其工作進行說明。在圖1A1所示的半導體裝置中，位元線BL與電晶體160的源極電極(或汲極電極)、電晶體162的源極電極(或汲極電極)電連接，源極線SL與電晶體160的汲極電極(或源極電極)電連接。另外，閘極線GL與電晶體162的閘極電極電連接。電晶體160的閘極電極與電晶體162的汲極電極(或源極電極)與電容器164的電極中的一方電連接，電容線CL與電容器164的電極中的另一方電連接。另外，也可以採用如下結構：不使電晶體160的源極電極(或汲極電極)與電晶體162的源極電極(或汲極電極)電連接，而各個電極分別與其他佈線電連接。
在此，例如，將使用氧化物半導體的電晶體用於電晶體162。使用氧化物半導體的電晶體具有截止電流極為小的特徵。因此，藉由使電晶體162成為截止狀態，可以在極長時間內保持電晶體160的閘極電極的電位。再者，藉由具有電容器164，容易保持施加到電晶體160的閘極電極的電荷，另外，也容易讀出所保持的資訊。
另外，對電晶體160的半導體材料沒有特別的限制。從提高資訊的讀出速度的觀點而言，例如，較佳採用使用單晶矽的電晶體等的開關速度高的電晶體。圖1A1、圖 1A2和圖1B示出作為電晶體160使用p通道型電晶體的情況。另外，圖1C示出作為電晶體160使用n通道型電晶體的情況。
另外，如圖1B所示那樣也可以採用不設置電容器164的結構。
在圖1A1所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。
首先，對資訊的寫入和保持進行說明。首先，將閘極線GL的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，對與電晶體162的汲極電極(或源極電極)、電晶體160的閘極電極及電容器164的電極中的一方電連接的節點(也稱為浮動閘極部FG)施加位元線BL的電位。即，對浮動閘極部FG施加所定的電荷(寫入)。在此，將施加兩個不同的電位的電荷(以下將施加低電位的電荷稱為電荷QL，將施加高電位的電荷稱為電荷QH)中的任一方施加到浮動閘極部FG。另外，也可以使用施加三個或三個以上的不同的電位的電荷來提高儲存容量。然後，藉由將閘極線GL的電位設定為使電晶體162成為截止狀態的電位，而使電晶體162成為截止狀態，來保持對浮動閘極部FG施加的電荷(保持)。
因為電晶體162的截止電流極為小，所以電晶體160的閘極電極的電荷長時間地被保持。
接著，對資訊的讀出進行說明。當在對源極線SL施 加指定的電位(恆電位)的狀態下，對電容線CL施加適當的電位(讀出電位)時，根據保持在浮動閘極部FG中的電荷量，位元線BL具有不同的電位。換言之，電晶體160的導電率由保持在電晶體160的閘極電極(也可以說浮動閘極部FG)中的電荷而被控制。
一般而言，在電晶體160為p通道型的情況下，對電晶體160的閘極電極施加電荷QH時的外觀上的臨界值Vth_H低於對電晶體160的閘極電極施加電荷QL時的外觀上的臨界值Vth_L。例如，在寫入中，在施加有QL的情況下，當電容線CL的電位成為V0(Vth_H與Vth_L的中間的電位)時，電晶體160成為“導通狀態”。在施加有QH的情況下，即使電容線CL的電位成為V0，電晶體160也一直處於“截止狀態”。由此，藉由測量位元線BL的電位可以讀出所保持的資訊。
接著，對資訊的改寫進行說明。資訊的改寫與上述資訊的寫入和保持同樣地進行。即，將閘極線GL的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，將位元線BL的電位(有關新資訊的電位)施加到浮動閘極部FG。然後，藉由將電容線CL的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，而浮動閘極部FG成為被供應有關新資訊的電荷的狀態。
像這樣，根據本發明的一個方式的半導體裝置藉由重新進行資訊的寫入來可以直接改寫資訊。因此，不需要快 閃記憶體等所需要的使用高電壓從浮動閘極抽出電荷的工作，可以抑制起因於擦除工作的工作速度的降低。換言之，實現了半導體裝置的高速工作。
以下，作為一個例子，具體說明對浮動閘極部FG施加電位VDD和接地電位GND中的任何一種時的寫入、保持、讀出的方法。以下，在對浮動閘極部FG施加電位VDD時保持的資料為資料“1”，而在對浮動閘極部FG施加接地電位GND時保持的資料為資料“0”。注意，對浮動閘極部FG施加的電位的關係不侷限於此。
在寫入資訊時，將源極線SL的電位設定為GND，將電容線CL的電位設定為GND，將閘極線GL的電位設定為VDD，使電晶體162成為導通狀態。在對浮動閘極部FG寫入資料“0”時，對位元線BL施加GND。另外，在對浮動閘極部FG寫入資料“1”時，也可以將位元線BL的電位設定為VDD，而將閘極線GL的電位設定為VDD+Vth_OS，以免浮動閘極部FG的電位降低與電晶體162的臨界值電壓(Vth_OS)相等的電壓。
在保持資訊時，將閘極線GL的電位設定為GND，使電晶體162成為截止狀態。另外，為了抑制藉由p通道型電晶體的電晶體160在位元線BL與源極線SL之間產生電流而消耗電力，將位元線BL的電位與源極線SL的電位設定為同一電位。此外，在位元線BL的電位與源極線SL的電位為同一電位的情況下，可以將電容線CL的電位設定為VDD或GND。
另外，上述“同一電位”也包括“大致同一電位”。換言之，如上所述，以藉由充分降低位元線BL和源極線SL之間的電位差而抑制產生在位元線BL和源極線SL中的電流為目的，因此包括一種“大致同一電位”，該電位是與將源極線SL的電位固定為GND等的情況相比能夠充分(例如，百分之一以下)降低耗電量的電位等。另外，例如，充分允許一種偏差，即因佈線電阻等導致的電位偏差。
在讀出信息時，將閘極線GL的電位設定為GND，將電容線CL的電位設定為GND，將源極線SL的電位設定為VDD或比VDD較低的電位(以下稱為VSL)。在此，在對浮動閘極部FG寫入資料“1”時，p通道型電晶體的電晶體160成為截止狀態，並且位元線BL的電位保持讀出開始時的電位或上升。另外，位元線BL的電位的維持或上升依靠連接於位元線BL的讀出電路。另外，在浮動閘極部FG寫入資料“0”時，電晶體160成為導通狀態，位元線BL的電位成為與源極線SL的電位同一的電位VDD或VSL。從而，根據位元線BL的電位，可以讀出保持在浮動閘極部FG的資料“1”或資料“0”。
另外，在浮動閘極部FG保持電位VDD(即，寫入有資料“1”)時，在讀出時將源極線SL的電位設定為VDD，電晶體160的閘極與源極電極之間的電壓(以下，稱為Vgsp)成為Vgsp=VDD-VDD=0V，Vgsp高於電晶體160的臨界值電壓，(以下，稱為Vthp)，因此p通道型電晶體的 電晶體160成為截止狀態。在此，在因為寫入在浮動閘極部FG的電位沒有到達VDD等，所以保持在浮動閘極部FG的電位低於VDD的情況下，浮動閘極部FG的電位為VDD-|Vthp|以上，Vgsp=(VDD-|Vthp|)-VDD=-|Vthp|=Vthp，而電晶體160成為截止狀態，因此可以正常讀出資料“1”。然而，在浮動閘極部FG的電位低於VDD-|Vthp|時，由於Vgsp低於Vthp，所以電晶體160成為導通狀態，讀出資料“0”，而不讀出資料“1”，這就導致不正常的讀出。換言之，在寫入資料“1”的情況下，能夠讀出的電位的下限值為比源極線SL的電位VDD低|Vthp|的VDD-|Vthp|。另一方面，在讀出時將源極線SL的電位設定為VSL時，如上所述，能夠讀出資料“1”的電位的下限值為比源極線SL的電位VSL低|Vthp|的VSL-|Vthp|。在此，因為VSL是低於VDD的電位，所以VSL-|Vthp|小於VDD-|Vthp|。就是說，在將源極線SL的電位設定為VSL時，能夠讀出的電位的下限值更低。因此，較佳將源極線SL的電位設定為VSL代替VDD，這是因為能夠讀出資料“1”的電位的範圍更寬的緣故。另外，至於上限值，在將源極線SL的電位設定為VSL時，對浮動閘極部FG寫入VDD的情況下的Vgsp成為VDD-VSL>Vthp(所以VDD>VSL)，可以沒有問題地成為截止狀態。
在此，與電晶體162的汲極電極(或源極電極)、電晶體160的閘極電極及電容器164的電極中的一方電連接的節點(浮動閘極部FG)起到與用作非揮發性記憶元件的浮動 閘極型電晶體的浮動閘極相同的作用。當電晶體162處於截止狀態時，可以認為該浮動閘極部FG被埋設在絕緣體中，在浮動閘極部FG中保持有電荷。因為使用氧化物半導體的電晶體162的截止電流為使用矽半導體等而形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮因電晶體162的洩漏而導致的儲存在浮動閘極部FG中的電荷的消失。即，藉由使用氧化物半導體的電晶體162，可以實現即使沒有電力供給也能夠保持資訊的非揮發性的儲存裝置。
例如，當電晶體162的室溫(25℃)下的截止電流為10zA(1zA(仄普托安培：zeptoampere)等於1×10-21A)以下，並電容器164的電容值為10fF左右時，至少可以保持資料104秒以上。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在根據本發明的一個方式的半導體裝置中，不存在在現有的浮動閘極型電晶體中被指出的閘極絕緣層(隧道絕緣膜)的劣化的問題。即，可以解決以往被視為問題的將電子注入到浮動閘極時的閘極絕緣層的劣化問題。這意味著在原理上不存在寫入次數的限制。另外，不需要現有的浮動閘極型電晶體當寫入和擦除資訊時所需要的高電壓。
構成圖1A1所示的半導體裝置的電晶體等的要素被認為包括如圖1A2所示那樣的電阻器和電容器。即，可以認為在圖1A2中，電晶體160和電容器164分別包括電阻器 和電容器而構成。R1和C1分別是電容器164的電阻值和電容值，電阻值R1相當於構成電容器164的絕緣層的電阻值。另外，R2和C2分別是電晶體160的電阻值和電容值，電阻值R2相當於電晶體160處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極和源極電極或汲極電極之間的電容以及形成在閘極電極和通道形成區之間的電容)的電容值。
在電晶體162處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)為ROS的情況下，在電晶體162的閘極洩漏電流充分小的條件下，當R1和R2滿足R1ROS、R2ROS時，主要根據電晶體162的截止電流來決定電荷的保持期間(也可以稱為資訊的保持期間)。
與此相反，當不滿足上述條件時，即使電晶體162的截止電流充分小，也難以充分確保保持期間。這是因為電晶體162的截止電流以外的洩漏電流(例如，產生在源極電極和閘極電極之間的洩漏電流等)大的緣故。由此，可以說根據本實施方式的半導體裝置較佳滿足R1ROS及R2ROS的關係。
另一方面，C1和C2較佳滿足C1C2的關係。這是因為藉由增大C1，當由電容線CL控制浮動閘極部FG的電位時，可以高效地將電容線CL的電位供應到浮動閘極部FG，從而可以將施加到電容線CL的電位間(例如，讀出電位和非讀出電位)的電位差抑制為小的緣故。
如上所述，藉由滿足上述關係，可以實現更佳的半導 體裝置。另外，R1和R2由電晶體160的閘極絕緣層或電容器164的絕緣層控制。C1和C2也是相同的。因此，較佳適當地設定閘極絕緣層的材料或厚度等，以滿足上述關係。
在本實施方式所示的半導體裝置中，浮動閘極部FG起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極相等的作用，然而，本實施方式的浮動閘極部FG具有與快閃記憶體等的浮動閘極根本不同的特徵。
因為在快閃記憶體中施加到控制閘極的電位高，所以為了防止其電位影響到相鄰的單元的浮動閘極，需要使各單元之間保持一定程度的間隔。這是阻礙半導體裝置的高集成化的主要原因之一。並且，該原因起因於施加高電場而產生穿隧電流的快閃記憶體的根本原理。
另一方面，根據本實施方式的半導體裝置根據使用氧化物半導體的電晶體的開關工作，而不使用如上所述的由穿隧電流而起的電荷注入的原理。即，不像快閃記憶體那樣，不需要用來注入電荷的高電場。由此，因為不需要考慮到控制閘極帶給相鄰的單元的高電場的影響，所以容易實現高集成化。
另外，不需要高電場，不需要大型週邊電路(升壓電路等)這些特徵也優越於快閃記憶體。例如，在寫入兩個步驟(1位元)的資訊的情況下，在一個儲存單元中，可以使施加到根據本實施方式的儲存單元的電壓(同時施加到儲存單元的各端子的最大電位與最小電位之間的差異)的 最大值為5V以下，較佳為3V以下。
再者，在使構成電容器164的絕緣層的相對介電常數εr1與構成電晶體160的絕緣層的相對介電常數εr2不同的情況下，容易在構成電容器164的絕緣層的面積S1和在電晶體160中構成閘極電容的絕緣層的面積S2滿足2．S2S1(較佳滿足S2S1)的同時，實現C1C2。換言之，容易在縮減構成電容器164的絕緣層的面積的同時實現C1C2。明確地說，例如，在構成電容器164的絕緣層中，可以採用由氧化鉿等的high-k材料構成的膜或由氧化鉿等的high-k材料構成的膜與由氧化物半導體構成的膜的疊層結構，並將εr1設定為10以上，較佳設定為15以上，並且在構成閘極電容的絕緣層中，可以採用氧化矽，並滿足εr2=3至4。
藉由採用這種結構的組合，可以使根據本發明的一個方式的半導體裝置進一步實現高集成化。
〈應用例子〉
接著，參照圖式對應用圖1A1至圖1C所示的電路的更具體的電路結構及工作進行說明。在本實施方式中，對使一個儲存單元保持多個狀態的所謂多值記憶體進行說明。
圖2是半導體裝置的方塊圖的一個例子。圖2所示的半導體裝置的方塊圖在關於驅動電路的寫入工作的部分具有特徵。圖2所示的半導體裝置是使一個儲存單元保持2K 值(K表示1以上的整數)的狀態的多值儲存，具有包括多個儲存單元的儲存單元陣列201、列驅動電路202、行驅動電路203及電位產生電路207。
儲存單元陣列201具有多條(例如，m條)閘極線GL和電容線CL、多條(例如，n條)位元線BL、源極線SL(未圖示)及配置為矩陣狀的多個儲存單元170。
作為儲存單元170，可以應用圖1A1所示的儲存單元。另外，作為儲存單元170，也可以應用圖1B所示的儲存單元。在此情況下，可以省略電容線CL。另外，作為儲存單元170，可以應用圖1C所示的儲存單元。
藉由被施加多個模擬電位VW(1)至VW(2K)的2K條電源線VW，電位產生電路207連接到列驅動電路202。電位產生電路207產生多個模擬電位VW(1)至VW(2K)而輸出到列驅動電路202。
列驅動電路202連接到列位址信號線CA、輸入資料信號線DIN、輸出資料信號線DOUT及控制信號線CE等。另外，按儲存單元170的每個列具有K位元的鎖存器部和寫入電路。鎖存群226(1)至226(n)藉由K條鎖存輸出信號線分別連接到寫入電路224(1)至224(n)。列驅動電路202控制位元線BL及源極線SL，且藉由位元線BL及源極線SL連接到儲存單元陣列201。
寫入電路224(1)至224(n)連接到被施加電位產生電路207輸出的模擬電位VW(1)至VW(2K)的2K條電源線VW及K條鎖存輸出信號線。另外，寫入電路224(1)至224(n) 分別具有多工器335(1)至335(n)。根據K位元的鎖存群226(1)至226(n)的輸出信號，多工器335(1)至335(n)從電位產生電路207輸出的多個模擬電位VW(1)至VW(2K)中選擇一個電位。然後，在能夠進行寫入工作的狀態下，寫入電路224(1)至224(n)輸出多工器335(1)至335(n)選擇的電位。
行驅動電路203連接到行位址信號線RA及控制信號線CE等。另外，行驅動電路203控制閘極線GL及電容線CL，且藉由閘極線GL及電容線CL連接到儲存單元陣列201。
接著，對將容納在各列的K位元的鎖存群226(1)至226(n)中的資料同時寫入到一行儲存單元的方法進行說明。
在行驅動電路203中，將High電位(以下，表示為H電位)施加到控制線CE，而使行驅動電路203成為能夠工作的狀態，且將行位址信號輸入到行位址信號線RA，而選擇行位址信號指定的行。另外，將傳達能夠寫入狀態的信號輸入到指定的控制線CE，且將用來進行寫入的電位施加到被選擇的行的電容線CL和閘極線GL以及非選擇行的電容線CL和閘極線GL。在圖2所示的結構的儲存單元170(1，1)至170(m，n)中，選擇行的電容線CL的電位成為Low電位(以下，表示為L電位)，閘極線GL的電位成為電位VH，且非選擇行的電容線CL的電位成為電位VH，閘極線GL的電位成為L電位。
在列驅動電路202中，將H電位施加到控制線CE，而使列驅動電路202成為能夠工作的狀態。另外，藉由將傳達能夠寫入狀態的信號輸入到指定的控制線CE，各列的寫入電路224(1)至224(n)將從多條模擬電位VW(1)至VW(2K)中選擇的電位之一輸出到位元線BL(1)至BL(n)。被選擇的電位之一是寫入電路224(1)至224(n)所具有的多工器335(1)至335(n)根據K位元的鎖存群226(1)至226的(n)輸出信號選擇的電位。
其結果是，藉由位元線BL對行驅動電路203選擇的行的儲存單元的浮動閘極部FG賦予各列的寫入電路224(1)至224(n)輸出的模擬電位。
接著，在行驅動電路203中，將傳達寫入狀態的結束的信號輸入到指定的控制線CE，且將用來結束寫入的電位施加到被選擇的行的電容線CL和閘極線GL，以及非選擇行的電容線CL和閘極線GL。在圖2所示的結構的儲存單元170中，選擇行的閘極線GL的電位成為L電位。其結果是，選擇行的儲存單元具有的電晶體162成為截止狀態，而保持儲存在浮動閘極部FG中的電荷。另外，非選擇行的電容線CL的電位成為L電位。由此，對儲存單元170(1，1)至170(m，n)的寫入工作結束。
如上所述，圖2所示的半導體裝置同時可以將多值的資料寫入到一行儲存單元。
另外，作為一個例子，可以將H電位設定為VDD，L電位為GND。
因為圖2所示的半導體裝置具有藉由電晶體162儲存單元具有的位元線BL與浮動閘極部FG連接的結構，所以在寫入工作中可以將電位直接施加到儲存電荷的部位的浮動閘極部FG。其結果是，可以高速進行對每個儲存單元的寫入工作。尤其是，與如用作非揮發性記憶元件的浮動閘極型電晶體的那樣，使用微少的穿隧電流進行電荷注入的寫入方法相比，可以以短時間且高精度控制浮動閘極部FG的電位，且可以進行寫入。
另外，圖2所示的半導體裝置藉由將由電位產生電路207產生的多個模擬電位供應給所有列的寫入電路224(1)至224(n)，各列的寫入電路224(1)至224(n)可以從多個模擬電位獨立地選擇對應於寫入資料的電位。其結果是，可以將多值的資料一次且高速寫入到一行儲存單元。
注意，在如用作非揮發性記憶元件的浮動閘極型電晶體那樣，進行使用微少的穿隧電流注入電荷的寫入的情況下，需要根據寫入資料改變寫入時間。即，當寫入電荷注入量少的資料時需要進行短時間的寫入，當寫入電荷注入量多的資料時需要進行長時間的寫入。其結果是，需要進行多個寫入，而該寫入工作成為複雜且低速的工作。另一方面，圖2所示的半導體裝置可以將多值的資料一次且高速寫入到一行儲存單元，而與寫入資料無關。
另外，在2K值的記憶體的寫入方法中，圖2所示的半導體裝置可以使容納在儲存單元中的2K值的資料對應於K位元的鎖存器部，而可以減小電路規模。例如，當容 納4值的資料時，成為具有2位元的鎖存器部的結構。尤其是，當在2K值的儲存的寫入方法中使容納在儲存單元中的2K值的各資料對應於一個鎖存器部時，需要2K位元的鎖存器部，然而與這樣的結構相比，可以減小電路規模。
另外，在本實施方式中示出在圖1A1所示的儲存單元中將藉由位元線BL電晶體160的源極電極或汲極電極與電晶體162的源極電極或汲極電極連接的儲存單元並聯連接的NOR型儲存單元陣列的結構的例子，然而本發明的一個方式不侷限於該結構。電晶體160的源極電極或汲極電極和電晶體162的源極電極或汲極電極也可以與不同的佈線連接。如圖1C所示，作為構成儲存單元的電晶體160，也可以採用n通道型電晶體。另外，如圖5所示，也可以採用將儲存單元串聯連接的NAND型儲存單元陣列。
這是因為在圖2所示的半導體裝置中各列的寫入電路224(1)至224(n)可以從多個模擬電位中獨立地選擇對應於寫入資料的電位而與儲存單元的結構無關的緣故。另外，這是因為當採用藉由電晶體162閘極線GL與浮動閘極部FG連接的結構時可以將電位直接施加到浮動閘極部FG而可以進行高速寫入的緣故。
另外，在本實施方式中，採用將輸入資料信號線DIN及輸出資料信號線DOUT連接到列驅動電路202的結構，然而本發明的一個方式不侷限於該結構。也可以採用連接輸入輸出資料信號線DINOUT的結構。
圖24是半導體裝置的方塊圖的另一個例子。圖24所示的半導體裝置的方塊圖在關於驅動電路的讀出工作的部分具有特徵。圖24所示的半導體裝置是使一個儲存單元保持2K值(K表示1以上的整數)的狀態的多值儲存，具有包括多個儲存單元的儲存單元陣列201、列驅動電路202、行驅動電路203、電位產生電路207及K位元的計數器206。
儲存單元陣列201具有多條閘極線GL和電容線CL、多條位元線BL、源極線SL及配置為矩陣狀的多個儲存單元170。
作為儲存單元170，可以應用圖1A1所示的儲存單元。另外，作為儲存單元170，也可以應用圖1B所示的儲存單元。在此情況下，可以省略電容線CL。另外，作為儲存單元170，可以應用圖1C所示的儲存單元。
K位元的計數器206將K條計數信號COUNT(1)至COUNT(K)分別輸出到列驅動電路202及電位產生電路207。K位元的計數器206藉由K條計數信號線分別連接到列驅動電路202及電位產生電路207。
電位產生電路207被輸入K條計數信號COUNT(1)至COUNT(K)，而將模擬電位輸出到行驅動電路203。電位產生電路207產生根據計數信號的值取不同的值的模擬電位。電位產生電路207藉由被施加模擬電位的可變電源線VR連接到行驅動電路203。
列驅動電路202連接到列位址信號線CA、輸入資料 信號線DIN、輸出資料信號線DOUT及控制信號線CE等。另外，按儲存單元170的每個列具有K位元的鎖存器部和讀出電路。鎖存群226(1)至226(n)藉由K條鎖存輸入信號線分別連接到讀出電路225(1)至225(n)。列驅動電路202控制位元線BL及源極線SL，且藉由位元線BL及源極線SL連接到儲存單元陣列201。
讀出電路225(1)至225(n)以藉由位元線BL連接的儲存單元170為負載，且具有K條輸出信號線。在能夠進行讀出工作的狀態下，讀出電路225(1)至225(n)輸出當負載電阻大時成為H電位，且當負載電阻小時成為L電位的內部信號。另外，在能夠進行讀出工作的狀態下，如果內部信號為H電位，讀出電路225(1)至225(n)將從K位元的計數器206輸入的K條計數信號COUNT(1)至COUNT(K)施加到輸出信號線，且如果內部信號為L電位，讀出電路225(1)至225(n)使輸出信號線處於高阻抗狀態。鎖存群226(1)至226(n)容納施加到K條鎖存輸入信號線的資料。
行驅動電路203連接到行位址信號線RA及控制信號線CE等。另外，行驅動電路203控制閘極線GL及電容線CL，且藉由閘極線GL及電容線CL連接到儲存單元陣列201。
接著，對從所希望的行中讀出多值的資料，然後在各列的K位元的鎖存群226(1)至226(n)中容納資料的讀出方法進行說明。
在行驅動電路203中，將H電位施加到控制線CE， 而使行驅動電路203成為能夠工作的狀態，且將行位址信號輸入到行位址信號線RA，而選擇行位址信號指定的行。另外，將傳達讀出狀態的信號輸入到指定的控制線CE，且將用來進行寫入工作的電位施加到被選擇的行的電容線CL和閘極線GL以及非選擇行的電容線CL和閘極線GL。在圖24所示的結構的儲存單元170(1，1)至170(n，m)中，將從電位產生電路207輸出的模擬電位施加到選擇行的電容線CL，且將電位VH施加到非選擇行的電容線CL。將L電位施加到閘極線GL。
在列驅動電路202中，將H電位施加到控制線CE，而使列驅動電路202成為能夠工作的狀態。另外，藉由將傳達讀出狀態的信號輸入到指定的控制線CE，各列的讀出電路225(1)至225(n)成為能夠讀出資料的狀態。另外，將電位VSR施加到源極線SL。
另外，在讀出期間中，K位元的計數器206從“0”計數到“2K-1”。在計數器的值為“i”(i=0至2K-1)的情況下，電位產生電路207產生且輸出模擬電位VR(i)。在本實施方式中，計數器的值越大，電位產生電路207產生越低模擬電位。即，滿足VR(i)>VR(i+1)(i=0至2K-2)。其結果是，根據計數器的值，將從高模擬電位VR(0)到低模擬電位VR(2K-1)按順序施加到選擇行的電容線CL。
當電容線CL的電位變動時，由電容耦合浮動閘極部FG的電位也變動。將用來使電晶體160成為“導通狀態”而需要的電容線CL的電位稱為儲存單元的臨界值電壓 。因為在本實施方式中電晶體160為p通道型電晶體，當電容線CL的電位比儲存單元的臨界值電壓高時成為“截止狀態”，且當電容線CL的電位比儲存單元的臨界值電壓低時成為“導通狀態”。另外，儲存單元的臨界值電壓根據儲存單元容納的資料而不同。當儲存單元容納的資料為j(j=0至2K-1)時的儲存單元的臨界值電壓設定為Vth(j)。
電位產生電路207產生的VR(i)產生滿足VR(i)>Vth(i)(i=0至2K-1)且Vth(i)>VR(i+1)(i=0至2K-2)的電位。即，作為VR(i)，產生大於容納資料j(j=i至2K-1)的儲存單元的臨界值電壓且小於容納資料j(j=0至i-1)的儲存單元的臨界值電壓的電位。
當藉由電容線CL的電位與計數器的值一起降低而小於被選擇的儲存單元的臨界值電壓時，電晶體160從“截止狀態”轉移到“導通狀態”。各列的讀出電路225(1)至225(n)的負載當對應列的儲存單元的電晶體160從“截止狀態”轉移到“導通狀態”時從大的負載電阻改變到小的負載電阻。
讀出電路225(1)至225(n)當負載電阻大時輸出從K位元的計數器206輸入的K條計數信號COUNT(1)至COUNT(K)。然後，讀出電路225(1)至225(n)的輸出信號的計數信號的值容納在K位元的鎖存器部中。另一方面，當在讀出電路225(1)至225(n)中負載電阻小時，讀出電路225(1)至225(n)的輸出信號線成為高阻抗狀態。此時，在K位元的 鎖存群226(1)至226(n)中，保持被容納的資料。其結果是，當電容線CL的電位小於儲存單元的臨界值電壓時的計數器的值容納在K位元鎖存群226(1)至226(n)中。即，當讀出容納資料“i”的儲存單元時，資料“i”容納在鎖存器部中。
如上所述，圖24所示的半導體裝置可以從所希望的一行儲存單元讀出多值的資料。
另外，作為一個例子，可以將H電位設定為VDD，L電位為GND，電位VSR為VDD。
在2K值的記憶體的讀出方法中，圖24所示的半導體裝置可以使容納在儲存單元中的2K值的資料對應於K位元的鎖存器部，而可以減小電路規模。例如，當容納4值的資料時，採用包括2位元的鎖存器部的結構。尤其是，當在2K值的記憶體的讀出方法中使容納在儲存單元中的2K值的各資料對應於一個鎖存器時，需要2K個鎖存器，然而與這樣的結構相比，可以減小電路規模。
另外，在本實施方式中示出在圖1A1所示的儲存單元中將藉由位元線BL電晶體160的源極電極或汲極電極和電晶體162的源極電極或汲極電極連接的儲存單元並聯連接的NOR型儲存單元陣列的結構的例子，然而本發明的一個方式不侷限於該結構。電晶體160的源極電極或汲極電極和電晶體162的源極電極或汲極電極也可以與不同的佈線連接。如圖1C所示，作為構成儲存單元的電晶體160，也可以採用n通道型電晶體。另外，如圖4所示， 也可以採用將儲存單元串聯連接的NAND型儲存單元陣列。
這是因為如下緣故：圖24所示的半導體裝置採用將各列的讀出電路225(1)至225(n)的負載電阻改變時的計數器的值容納在鎖存器部中的結構，而與儲存單元的結構無關。另外，這是因為如下緣故：可以根據K位元的計數器206的值控制儲存單元的狀態(電晶體160為導通狀態或截止狀態)。
另外，在本實施方式中，採用在讀出期間中K位元的計數器206從“0”計數到“2K-1”的結構，然而本發明的一個方式不侷限於該結構。也可以採用K位元的計數器206從“2K-1”計數到“0”的結構。另外，在本實施方式中，採用在讀出期間中將從高模擬電位到低模擬電位按順序施加到選擇行的電容線CL中的結構，然而本發明的一個方式不侷限於該結構。也可以採用將從低模擬電位到高模擬電位按順序施加到選擇行的電容線CL中的結構。另外，在本實施方式中，採用容納資料“j”的儲存單元的臨界值電壓Vth(j)大於容納資料“j+1”的儲存單元的臨界值電壓Vth(j+1)的結構，然而本發明的一個方式不侷限於該結構。也可以採用容納資料“j”的儲存單元的臨界值電壓Vth(j)小於容納資料“j+1”的儲存單元的臨界值電壓Vth(j+1)的結構。
另外，在本實施方式中，採用將輸入資料信號線DIN及輸出資料信號線DOUT連接到列驅動電路202的結構， 然而本發明的一個方式不侷限於該結構。也可以採用連接輸入輸出資料信號線DINOUT的結構。
圖25是半導體裝置的方塊圖的一個例子。圖25所示的半導體裝置的方塊圖在關於驅動電路的寫入工作及讀出工作的部分具有特徵。圖25所示的半導體裝置是使一個儲存單元保持2K值(K表示1以上的整數)的狀態的多值儲存，具有包括多個儲存單元的儲存單元陣列201、列驅動電路202、行驅動電路203、電位產生電路207及K位元的計數器206。
儲存單元陣列201具有多條(例如，m條)閘極線GL和電容線CL、多條(例如，n條)位元線BL、源極線SL(未圖示)及配置為矩陣狀的多個儲存單元170。
作為儲存單元170，可以應用圖1A1所示的儲存單元。另外，作為儲存單元170，也可以應用圖1B所示的儲存單元。在此情況下，可以省略電容線CL。另外，作為儲存單元170，可以應用圖1C所示的儲存單元。
電位產生電路207產生多個模擬電位VW(1)至VW(2K)，而輸出到列驅動電路202。藉由被施加模擬電位VW(1)至VW(2K)的2K條電源線，電位產生電路207連接到列驅動電路202。另外，電位產生電路207被輸入K條計數信號COUNT(1)至COUNT(K)，而將模擬電位輸出到行驅動電路203。電位產生電路207產生根據計數信號的值取不同的值的模擬電位。藉由被施加模擬電位的電源線，電位產生電路207連接到行驅動電路203。
列驅動電路202連接到列位址信號線CA、輸入資料信號線DIN、輸出資料信號線DOUT及控制信號線CE等。另外，按儲存單元的每個列具有K位元的鎖存器部、寫入電路224(1)至224(n)及讀出電路225(1)至225(n)。鎖存群226(1)至226(n)藉由K條鎖存輸出信號線分別連接到寫入電路224(1)至224(n)。另外，鎖存群226(1)至226(n)藉由K條鎖存輸入信號線分別連接到讀出電路225(1)至225(n)。列驅動電路202控制位元線BL及源極線SL，且藉由位元線BL及源極線SL連接到儲存單元陣列201。
寫入電路224(1)至224(n)連接到被施加電位產生電路207輸出的模擬電位VW(1)至VW(2K)的2K條電源線VW及K條鎖存輸出信號線。另外，寫入電路224(1)至224(n)分別具有多工器335(1)至335(n)。根據K位元的鎖存群226(1)至226(n)的輸出信號，多工器335(1)至335(n)從電位產生電路207輸出的多個模擬電位VW(1)至VW(2K)中選擇一個電位。然後，在能夠進行寫入工作的狀態下，寫入電路224(1)至224(n)輸出多工器335(1)至335(n)選擇的電位。
讀出電路225(1)至225(n)以藉由位元線BL連接的儲存單元170為負載，且輸出K條輸出信號線。在能夠進行讀出工作的狀態下，讀出電路225(1)至225(n)輸出當負載電阻大時成為H電位且當負載電阻小時成為L電位的內部信號。另外，在能夠進行讀出工作的狀態下，如果內部信號為H電位，讀出電路225(1)至225(n)將從K位元的計 數器206輸入的K條計數信號COUNT(1)至COUNT(K)施加到輸出信號線，且如果內部信號為L電位，讀出電路225(1)至225(n)使輸出信號線處於高阻抗狀態。鎖存群226(1)至226(n)容納施加到K條鎖存輸入信號線的資料。
行驅動電路203連接到行位址信號線RA及控制信號線CE等。另外，行驅動電路203控制閘極線GL及電容線CL，且藉由閘極線GL及電容線CL連接到儲存單元陣列201。
接著，因為將容納各列的K位元的鎖存群226(1)至226(n)中的資料同時寫入到一行儲存單元的方法與圖2所示的半導體裝置的工作方法相同，所以省略說明。
因為從所希望的行讀出多值的資料，然後在各列的K位元的鎖存群226(1)至226(n)中容納資料的讀出方法與圖24所示的半導體裝置的工作方法相同，所以省略說明。
因為圖25所示的半導體裝置具有藉由電晶體162儲存單元所具有的位元線BL與節點FG連接的結構，在寫入工作中可以將電位直接施加到儲存電荷的部位的浮動閘極部FG。其結果是，可以高速進行對每個儲存單元的寫入工作。尤其是，與如用作非揮發性記憶元件的浮動閘極型電晶體那樣，使用微少的穿隧電流進行電荷注入的寫入方法相比，可以以短時間且高精度控制浮動閘極FG的電位，且可以進行寫入。
另外，在圖25所示的半導體裝置中藉由將由電位產生電路207產生的多個模擬電位供應給所有列的寫入電路 224(1)至224(n)，各列的寫入電路224(1)至224(n)可以從多個模擬電位中獨立地選擇對應於寫入資料的電位。其結果是，可以將多值的資料一次且高速寫入到一行儲存單元。
注意，在如用作非揮發性記憶元件的浮動閘極型電晶體那樣，進行使用微少的穿隧電流注入電荷的寫入的情況下，需要根據寫入資料改變寫入時間。即，當寫入電荷注入量少的資料時需要進行短時間的寫入，當寫入電荷注入量多的資料時需要進行長時間的寫入。其結果是，需要進行多個寫入，而該寫入工作成為複雜且低速的工作。另一方面，圖25所示的半導體裝置可以將多值的資料一次且高速寫入到一行儲存單元，而與寫入資料無關。
另外，在2K值的記憶體的寫入及讀出方法的兩者中，圖25所示的半導體裝置可以使容納在儲存單元中的2K值的資料對應於K位元的鎖存器部，而可以減小電路規模。尤其是，因為寫入到儲存單元的資料和從儲存單元讀出的資料一起容納在K位元的鎖存電路，所以可以減小電路規模。例如，當容納4值的資料時，成為具有2位元的鎖存器部的結構。
當在2K值的記憶體的寫入方法中，使容納在儲存單元中的2K值的各資料對應於一個鎖存器部時，需要2K位元的鎖存器部。或者，當在2K值的記憶體的讀出方法中使容納在儲存單元中的2K值的各資料對應於一個鎖存器時，需要2K位元的鎖存器部。另外，即使寫入到儲存單 元的資料和從儲存單元讀出的資料都是K位元的資料，因為當資料形式不同時需要分別設置用作讀出工作的K位元的鎖存器部和用作寫入工作的K位元的鎖存器部，所以電路規模變大。圖25所示的結構的半導體裝置與這些結構中的任一種相比，可以減小電路規模。
另外，在本實施方式中示出在圖1A1所示的儲存單元中將藉由位元線BL電晶體160的源極電極或汲極電極和電晶體162的源極電極或汲極電極連接的儲存單元如圖4所示並聯連接的NOR型儲存單元陣列的結構的例子，然而本發明的一個方式不侷限於該結構。電晶體160的源極電極或汲極電極和電晶體162的源極電極或汲極電極也可以與不同的佈線連接。如圖1C所示，作為構成儲存單元的電晶體160，也可以採用n通道型電晶體。另外，如圖5所示，也可以採用將儲存單元串聯連接的NAND型儲存單元陣列。
這是因為在圖25所示的半導體裝置中各列的寫入電路224(1)至224(n)可以從多個模擬電位中獨立地選擇對應於寫入資料的電位而與儲存單元的結構無關的緣故。另外，這是因為當採用藉由電晶體162閘極線GL與浮動閘極部FG連接的儲存單元結構時，可以將電位直接施加到浮動閘極部FG而可以高速寫入的緣故。
另外，這是因為如下緣故：圖25所示的半導體裝置採用將各列的讀出電路225(1)至225(n)的負載電阻改變時的計數器的值容納在鎖存器部中的結構，而與儲存單元的 結構無關。另外，這是因為如下緣故：可以根據K位元的計數器206的值控制儲存單元的狀態(電晶體160為導通狀態或截止狀態)。
另外，在本實施方式中，採用在讀出期間中K位元的計數器206從“0”計數到“2K-1”的結構，然而本發明的一個方式不侷限於該結構。也可以採用K位元的計數器206從“2K-1”計數到“0”的結構。另外，在本實施方式中，採用在讀出期間中將從高模擬電位到低模擬電位按順序施加到選擇行的電容線CL中的結構，然而本發明的一個方式不侷限於該結構。也可以採用將從低模擬電位到高模擬電位按順序施加到選擇行的電容線CL中的結構。另外，在本實施方式中，採用容納資料“j”的儲存單元的臨界值電壓Vth(j)大於容納資料“j+1”的儲存單元的臨界值電壓Vth(j+1)的結構，然而本發明的一個方式不侷限於該結構。也可以採用容納資料“j”的儲存單元的臨界值電壓Vth(j)小於容納資料“j+1”的儲存單元的臨界值電壓Vth(j+1)的結構。
另外，在本實施方式中，採用將輸入資料信號線DIN及輸出資料信號線DOUT連接到列驅動電路202的結構，然而本發明的一個方式不侷限於該結構。也可以採用連接輸入輸出資料信號線DINOUT的結構。
接著，對應用所述電路的半導體裝置的結構進行說明。
明確而言，以具有8條輸入輸出資料信號線I/O，且 將4位元(16值(24值))的資料寫入到一個儲存單元或從一個儲存單元讀出4位元(16值(24值))的資料的電路結構為例子而進行說明。注意，在沒有特別的說明的情況下，H電位示出VDD，L電位示出GND。
圖3A是半導體裝置的方塊圖的一個例子。圖3A所示的半導體裝置具有包括多個儲存單元170的儲存單元陣列201、列驅動電路202、行驅動電路203、控制器204、計數器206、I/O控制電路205以及電位產生電路207。
儲存單元陣列201連接到控制位元線BL和源極線SL的列驅動電路202以及控制閘極線GL和電容線CL的行驅動電路203。列驅動電路202連接到電位產生電路207、計數器206以及I/O控制電路205。行驅動電路203連接到電位產生電路207。另外，電位產生電路207連接到計數器206。儲存單元陣列201以外的這些電路連接到控制器204。
8條輸入輸出資料信號線I/O1至I/O8連接到I/O控制電路205，且I/O控制電路205藉由輸入資料信號線DIN1至DIN8及輸出資料信號線DOUT1至DOUT8連接到列驅動電路202。另外，I/O控制電路205由控制器204控制。例如，當H電位從與控制器204連接的控制線輸入到I/O控制電路205時，8條輸入輸出資料信號線I/O1至I/O8的信號輸入到I/O控制電路205，而與8條輸入資料信號線DIN1至DIN8分別導通，而輸出到列驅動電路202。或者，L電位從與控制器204連接的控制線輸入到I/O 控制電路205時，8條輸出資料信號線DOUT1至DOUT8的信號從列驅動電路202輸入到I/O控制電路205，而與8條輸入輸出資料信號線I/O1至I/O8分別導通，而輸出到輸入輸出資料信號線I/O1至I/O8。
計數器206藉由計數信號線COUNT0至COUNT3與列驅動電路202及電位產生電路207分別連接。另外，計數器206由控制器204控制，而將4位元的計數信號線COUNT0至COUNT3的資料輸出到列驅動電路202及電位產生電路207。
電位產生電路207藉由模擬電源電壓線V1至V16及定電源線VREAD連接到列驅動電路202，且藉由可變電源線VR連接到行驅動電路203。另外，電位產生電路207由控制器204控制，且將高電源電壓VH、模擬電源電壓線V1至V16的電壓以及定電源線VREAD的電壓輸出到列驅動電路202，且將由計數信號線COUNT0至COUNT3的資料電壓變動的可變電源線VR的電壓以及高電源電壓VH輸出到行驅動電路203。在本實施方式中，模擬電源電壓線V1至V16的電壓的關係為V1<V2<V3<V4<V5<V6<V7<V8<V9<V10<V11<V12<V13<V14<V15<V16<VH。另外，模擬電源電壓線V1的電壓為GND。計數信號線COUNT0至COUNT3的資料越小，可變電源線VR的電壓越大。但是，可變電源線VR由控制器204控制，而當讀出工作時輸出對應於計數信號線COUNT0至COUNT3的電壓，然而在此以外的情況下輸出L電位。
作為圖3B所示的儲存單元170，可以應用圖1A1所示的儲存單元。另外，作為儲存單元170，也可以應用圖1B所示的儲存單元。另外，如圖3C所示那樣，可以省略電容線CL。另外，作為儲存單元170，也可以應用圖1C所示的儲存單元。
接著，參照圖4及圖5對儲存單元陣列201的結構進行說明。
圖4示出儲存單元陣列201的例子。圖4所示的儲存單元陣列201具有m條閘極線GL及電容線CL、n條位元線BL、(n/8)條源極線SL以及多個儲存單元170。在此，儲存單元170配置為縱m個(行)×橫n個(列)的矩陣狀。在此，在儲存單元170的每個8列中設置有一條源極線SL。因此，與當在一列儲存單元170中設置有一條源極線SL時相比，可以減少佈線的數量。另外，可以實現儲存單元陣列201的節省化。當然，在圖4所示的儲存單元陣列201中，可以設置n條源極線SL。
n條位元線BL及(n/8)條源極線SL連接到圖3A所示的列驅動電路202具有的位元線及源極線驅動電路221，且m條閘極線GL及電容線CL連接到圖3A所示的行驅動電路203具有的閘極線及電容線驅動電路231。
圖5示出儲存單元陣列201的另一個例子。圖5所示的儲存單元陣列201具有一條選擇線G(1)、m條閘極線GL及電容線CL、n條位元線BL、一條源極線SL以及多個儲存單元170。在此，儲存單元170配置為縱m個(行)× 橫n個(列)的矩陣狀。
n條位元線BL及一條源極線SL連接到圖3A所示的列驅動電路202具有的位元線及源極線驅動電路221，且一條選擇線G(1)、m條閘極線GL以及電容線CL連接到圖3A所示的行驅動電路203具有的閘極線及電容線驅動電路231。
接著，參照圖6對連接到儲存單元陣列201的列驅動電路202的結構進行說明。
在圖6中，列驅動電路202具有位元線、源極線驅動電路221以及列解碼器222。另外，位元線及源極線驅動電路221具有選擇器229，且在儲存單元的每個列中具有選擇器228、鎖存群226(也表示為鎖存器部)、寫入電路224、讀出電路225以及模擬開關223a、223b。另外，在儲存單元的每個8列中具有緩衝器230，且儲存讀出信號線PRE藉由緩衝器230與源極線SL連接。
列解碼器222與選擇器229連接，且選擇器229與選擇器228連接。選擇器228與鎖存群226連接，且鎖存群226與讀出電路225及寫入電路224分別連接。例如，第一列的讀出電路225(1)藉由模擬開關223a與位元線BL(1)連接，且第一列的寫入電路224(1)藉由模擬開關223b與位元線BL(1)連接。另外，第n列的讀出電路225(n)藉由模擬開關223a與位元線BL(n)連接，且第n列的寫入電路224(n)藉由模擬開關223b與位元線BL(n)連接。
列解碼器222與Nc條(2Nc×23=n)列位址信號線CA及 一條控制線CE連接，且藉由(n/8)條列解碼信號線連接到選擇器229。將Nc條(2Nc×23=n)列位址信號線CA的資料及控制信號CE輸入到列解碼器222，且列解碼器222將資料輸出到(n/8)條列解碼信號線。當控制線CE為H電位時，(n/8)條列解碼信號線的資料之一對應於Nc條(2Nc×23=n)列位址信號線CA的資料成為H電位。當控制線CE為L電位時，所有列解碼信號線的資料成為L電位，而與Nc條(2Nc×23=n)列位址信號線CA的資料無關。
(n/8)條列解碼信號線、輸入資料信號線DIN1至DIN8、輸出資料信號線DOUT1至DOUT8、輸入選擇信號線DI1(1)至DI8(n)以及輸出選擇信號線DO1(1)至DO8(n)連接到選擇器229。另外，由於(n/8)條列解碼信號線的資料，輸入資料信號線DIN1至DIN8與輸入選擇信號線DI1(1)至DI8(n)中的8條導通。另外，與此相同，輸出資料信號線DOUT1至DOUT8與輸出選擇信號線DO1(1)至DO8(n)中的8條導通。例如，當第五列解碼信號線的資料的電位為H電位時，輸入資料信號線DIN1至DIN8與輸入選擇信號線DI1(5)至DI8(5)導通，且輸出資料信號線DOUT1至DOUT8與輸出選擇信號線DO1(5)至DO8(5)導通。此時，其他輸入選擇信號線和輸出選擇信號線對輸入資料信號線DIN1至DIN8和輸出資料信號線DOUT1至DOUT8分別成為浮動狀態。另外，所有列解碼信號線的資料為L電位時，所有輸入選擇信號線DI1(1)至DI8(n)及輸出選擇信號線DO1(1)至DO8(n)對輸入資料信號線DIN1 至DIN8及輸出資料信號線DOUT1至DOUT8成為浮動狀態。
參照圖7對選擇器228及鎖存群226的更詳細的結構進行說明。
選擇器228(1)連接到輸入選擇信號線DI1(1)、輸出選擇信號線DO1(1)、寫入位址信號線BA_W1至BA_W4、讀出位址信號線BA_R1至BA_R4、鎖存輸入信號線I(1，1)至I(4，1)以及鎖存輸出信號線O(1，1)至O(4，1)。與此相同，選擇器228(8)連接到輸入選擇信號線DI8(1)、輸出選擇信號線DO8(1)、寫入位址信號線BA_W1至BA_W4、讀出位址信號線BA_R1至BA_R4、鎖存輸入信號線I(1，8)至I(4，8)以及鎖存輸出信號線O(1，8)至O(4，8)。再者，選擇器228(n)連接到輸入選擇信號線DI8(n/8)、輸出選擇信號線DO8(n/8)、寫入位址信號線BA_W1至BA_W4、讀出位址信號線BA_R1至BA_R4、鎖存輸入信號線I(1，n)至I(4，n)以及鎖存輸出信號線O(1，n)至O(4，n)。
寫入位址信號線BA_W1至BA_W4對應於各選擇器228(1)至228(n)的鎖存輸入信號線I(1，1)至I(4，n)。當寫入位址信號線BA_W1的資料為H電位時，選擇器228(1)的鎖存輸入信號線I(1，1)與輸入選擇信號線DI1(1)導通，選擇器228(8)的鎖存輸入信號線I(1，8)與輸入選擇信號線DI8(1)導通，且選擇器228(n)的鎖存輸入信號線I(1，n)與輸入選擇信號線DI8(n/8)導通。另外，讀出位址信號線BA_R1至BA_R4對應於各選擇器228(1)至228(n) 的鎖存輸出信號線O(1，1)至O(4，n)。當讀出位址信號線BA_R1的資料為H電位時，選擇器228(1)的鎖存輸出信號線O(1，1)與輸出選擇信號線DO1(1)導通，選擇器228(8)的鎖存輸出信號線O(1，8)與輸出選擇信號線DO8(1)導通，選擇器228(n)的鎖存輸出信號線O(1，n)與輸出選擇信號線DO8(n/8)導通。只有寫入位址信號線BA_W1至BA_W4的資料和讀出位址信號線BA_R1至BA_R4的資料中之一成為H電位，從而採用任何組合也寫入位址信號線和讀出位址信號線中的多個不能同時成為H電位。另外，當所有寫入位址信號線BA_W1至BA_W4的資料和讀出位址信號線BA_R1至BA_R4的資料為L電位時，所有選擇器228(1)至228(n)的鎖存輸入信號線I(1，1)至I(4，n)及鎖存輸出信號線O(1，1)至O(4，n)對所有輸入選擇信號線DI1(1)至DI8(n/8)及輸出選擇信號線DO1(1)至DO8(n/8)成為浮動狀態。
準備與儲存單元的列數相同數量的鎖存群226。鎖存群226(1)由鎖存器227(1，1)至鎖存器227(4，1)的四個鎖存器構成。鎖存器227(1，1)至鎖存器227(4，1)與鎖存輸入信號線I(1，1)至I(4，1)及鎖存輸出信號線O(1，1)至O(4，1)分別連接。例如，鎖存輸入信號線I(1，1)和鎖存輸出信號線O(1，1)分別連接到鎖存器227(1，1)，且鎖存輸入信號線I(4，1)和鎖存輸出信號線O(4，1)分別連接到鎖存器227(4，1)。
與此相同，鎖存群226(8)由鎖存器227(1，8)至鎖存 器227(4，8)的四個鎖存器構成。再者，鎖存群226(n)由鎖存器227(1，n)至鎖存器227(4，n)的四個鎖存器構成。
當根據寫入位址信號線BA_W1至BA_W4的資料及列解碼信號線的資料，各鎖存輸入信號線I(1，1)至I(4，n)與輸入資料信號線DIN1至DIN8導通時，鎖存器227(1，1)至鎖存器227(4，n)儲存輸入資料信號線DIN1至DIN8的資料。另外，當各鎖存輸入信號線I(1，1)至I(4，n)對輸入資料信號線DIN1至DIN8成為浮動狀態時，鎖存器227(1，1)至鎖存器227(4，n)保持在其之前儲存在鎖存器227(1，1)至鎖存器227(4，n)中的資料。鎖存輸出信號線O(1，1)至O(4，n)由鎖存輸入信號線I(1，1)至I(4，n)輸出保持在鎖存器227(1，1)至鎖存器227(4，n)中的資料。
更明確而言，當列解碼信號線的第x列(x為1至n/8的整數)成為H電位，且寫入位址信號線BA_W2成為H電位時，輸入資料信號線DIN1至DIN8與輸入選擇信號線DI1(x)至DI8(x)及選擇器228(8x-7)至選擇器228(8x)的各鎖存輸入信號線I(2，8x-7)至I(2，8x)導通，而將輸入資料信號線DIN1至DIN8的資料儲存在鎖存群226(8x-7)至226(8x)中的鎖存器227(2，8x-7)至鎖存器227(2，8x)中。
寫入電路224(1)與鎖存輸出信號線O(1，1)至O(4，1)、儲存寫入控制信號線PWE以及模擬電源電壓線V1至V16連接。另外，寫入電路224(1)藉由模擬開關223b連接到位元線BL(1)。
圖8示出寫入電路的一個例子。圖8所示的寫入電路 具有NAND電路321、位準轉移器322以及4位元的多工器336。在每個列中設置4個NAND電路321和4個位準轉移器322。儲存寫入控制信號線PWE和鎖存器227的鎖存輸出信號線O(1，1)至O(4，1)分別連接到NAND電路321的輸入，且位準轉移器322連接到NAND電路321的輸出。另外，位準轉移器322與4位元的多工器336連接。4位元的多工器336藉由模擬開關223b與位元線BL連接。
當儲存寫入控制信號線PWE的資料為L電位時，圖8所示的寫入電路從4位元的多工器336輸出模擬電源電壓線V1的電壓，而與鎖存輸出信號線O(1，1)至O(4，1)的數據無關。當儲存寫入控制信號線PWE的資料為H電位時，根據鎖存輸出信號線O(1，1)至O(4，1)的資料，從4位元的多工器336輸出的電壓轉換。在本實施方式中，當儲存寫入控制信號線PWE的資料為H電位時，如果鎖存輸出信號線O(1，1)至O(4，1)的數據為“0h”，從4位元的多工器336輸出V1的電壓。與此相同，如果資料為“1h”，輸出V2的電壓；如果資料為“2h”，輸出V3的電壓；如果資料為“3h”，輸出V4的電壓；如果資料為“4h”，輸出V5的電壓；如果資料為“5h”，輸出V6的電壓；如果資料為“6h”，輸出V7的電壓；如果資料為“7h”，輸出V8的電壓；如果資料為“8h”，輸出V9的電壓；如果資料為“9h”，輸出V10的電壓；如果資料為“Ah”，輸出V11的電壓；如果資料為“Bh”，輸出 V12的電壓；如果資料為“Ch”，輸出V13的電壓；如果資料為“Dh”，輸出V14的電壓；如果資料為“Eh”，輸出V15的電壓；如果資料為“Fh”，輸出V16的電壓。
圖9A示出讀出電路的一個例子。圖9A所示的讀出電路具有負載323、讀出放大器324以及NAND電路325。NAND電路325的輸入中的一方與讀出放大器324連接，且輸入中的另一方與儲存讀出信號線PRE連接。讀出放大器324與負載323連接，且讀出放大器324藉由模擬開關223a連接到位元線BL。另外，鎖存輸入信號線I(1，1)至I(4，1)和計數信號線COUNT0至COUNT3連接到NAND電路325的輸出。注意，圖9A示出連接到第一列的儲存單元時的讀出電路。
圖9B1至圖9B5示出負載323的具體例子。如圖9B1所示，定電源線VREAD也可以連接到n通道型電晶體的閘極端子。另外，如圖9B2所示，負載323也可以是電阻器。另外，如圖9B3所示，定電源線VREAD也可以連接到p通道型電晶體的閘極端子。另外，如圖9B4所示，負載323可以採用n通道型電晶體的閘極端子與源極端子和汲極電極端子中的一方連接的結構。如圖9B5所示，負載323可以採用p通道型的電晶體的閘極端子與源極端子和汲極電極端子中的一方連接的結構。
在圖9A所示的讀出電路中，讀出放大器324判定藉由負載323和儲存單元中的p通道型電晶體的電阻分割來 產生的位元線BL的電壓。當儲存讀出信號線PRE的資料為H電位時，藉由讀出放大器324的輸出，計數信號線COUNT0至COUNT3與鎖存輸入信號線I(1，1)至I(4，1)導通，或鎖存輸入信號線I(1，1)至I(4，1)對計數信號線COUNT0至COUNT3成為浮動狀態。當儲存讀出信號線PRE的資料為L電位時，鎖存輸入信號線I(1，1)至I(4，1)對計數信號線COUNT0至COUNT3成為浮動狀態，而與讀出放大器324的輸出無關。
如圖6所示，模擬開關223a連接讀出電路225與儲存單元，且模擬開關223b連接寫入電路224與儲存單元。另外，模擬開關223a及223b與高電位儲存讀出控制信號線PREH及反轉高電位儲存讀出控制信號線PREHB連接，且高電位儲存讀出控制信號線PREH及反轉高電位儲存讀出控制信號線PREHB控制模擬開關223a及223b。高電位儲存讀出控制信號線PREH的資料以儲存讀出信號線PRE的資料的H電位為電壓VH的信號。反轉高電位儲存讀出控制信號線PREHB的資料為高電位儲存讀出控制信號線PREH的資料的反轉的信號。當高電位儲存讀出控制信號線PREH的資料為電壓VH，且反轉高電位儲存讀出控制信號線PREHB的資料為L電位時，位元線BL連接到讀出電路225。當高電位儲存讀出控制信號線PREH的資料為L電位，且反轉高電位儲存讀出控制信號線PREHB的資料為電壓VH時，位元線BL連接到寫入電路224。
圖6所示的緩衝器230與儲存讀出信號線PRE和源極 線SL(1)至SL(n/8)連接。所有源極線SL(1)至SL(n/8)輸出與儲存讀出信號線PRE的信號同樣的信號。
接著，參照圖10對連接到儲存單元陣列201的行驅動電路203進行說明。
在圖10中，行驅動電路203具有行解碼器232，且行驅動電路203在儲存單元的每個行中具有NAND電路331、NAND電路333、位準轉移器332、位準轉移器334以及多工器MUX。行解碼器232與Mr條(2Mr=m)行地址線RA、控制線CE以及列解碼信號線R_a(1)至R_a(m)連接。另外，列解碼信號線R_a(1)連接到NAND電路331的輸入中的一方，且行儲存寫入控制信號線PWE_R連接到輸入中的另一方。位準轉移器332連接到NAND電路331的輸出。位準轉移器332與儲存單元的閘極線GL連接。另外，列解碼線R_a(1)連接到NAND電路333的輸入中的一方，且控制線CE連接到輸入中的另一方。另外，位準轉移器334連接到NAND電路333的輸出。多工器MUX連接到位準轉移器334，且多工器MUX與可變電源線VR、電壓線VH以及電容線CL連接。
在行解碼器232中，當控制線CE的資料為H電位時，根據行位址信號線RA的資料選自m條行解碼線R_a(1)至R_a(m)中的只有一條行解碼線的資料成為H電位。當控制線CE的資料為L電位時，所有行解碼線的資料成為L電位，而與行位址信號線RA的資料無關。
藉由行儲存寫入控制信號線PWE_R的資料成為H電 位，對應於被選擇的行解碼線的儲存單元的閘極線GL的資料成為電壓VH。其他儲存單元的閘極線GL的資料為L電位。另外，作為對應於被選擇的行解碼線的儲存單元的電容線CL的資料，從多工器MUX輸出可變電源線VR的資料的電位。作為其他儲存單元的電容線CL的資料，從多工器MUX輸出電壓VH。
藉由行儲存寫入控制信號線PWE_R的資料成為L電位，所有儲存單元的閘極線GL的資料成為L電位。另外，作為對應於被選擇的行解碼線的儲存單元的電容線CL的資料，從多工器MUX輸出可變電源線VR的資料的電位。作為其他儲存單元的電容線CL的資料，從多工器MUX輸出電壓VH。
圖11至圖16是根據本發明的一個方式的時序圖。圖11示出將從輸入資料信號線DIN1至DIN8的資料容納在n個鎖存群中的時序。圖12示出將容納在n個鎖存群中的資料寫入到儲存單元的時序。圖13示出從儲存單元讀出資料，而將資料容納在n個鎖存群中的時序。圖16示出將容納在n個鎖存群的資料輸出到輸出資料信號線DOUT1至DOUT8的時序。
圖11示出將從輸入資料信號線DIN1至DIN8的資料容納在鎖存群中的時序。首先，決定列位址線CA的資料和輸入資料信號線DIN1至DIN8的資料，而將控制線CE的資料成為H電位。由此，一條列解碼信號線被選擇。在圖11中，以從“00h”依次寫入列位址線CA的資料為前 提而進行說明。
接著，藉由以寫入位址信號線BA_W1的數據為H電位，鎖存器(1，1)至鎖存器(1，8)的輸入與輸入資料信號線DIN1至DIN8導通，而輸入資料信號線DIN1至DIN8的資料被寫入。在將資料寫入到鎖存器(1，1)至鎖存器(1，8)之後，藉由使寫入位址信號線BA_W1的資料為L電位，而儲存資料。
接著，改變輸入資料信號線DIN1至DIN8的資料。然後，藉由使寫入位址信號線BA_W2的資料為H電位，而將輸入資料信號線DIN1至DIN8的資料寫入到鎖存器(2，1)至鎖存器(2，8)。在將資料寫入到鎖存器(2，1)至鎖存器(2，8)之後，藉由使寫入位址信號線BA_W2的資料為L電位，而儲存資料。與此同樣地到寫入位址信號線BA_W4進行該工作。
在該工作中，為了防止錯誤的寫入，在寫入位址信號線BA_W1至BA_W4的所有資料成為L電位的期間中需要改變列位址線CA的資料及輸入資料信號線DIN1至DIN8的資料。一系列的工作一直持續到所有列位址線CA的資料與寫入位址信號線BA_W1至BA_W4的資料的組合被選擇，而將輸入資料信號線DIN1至DIN8的資料容納在所有鎖存群中。
在將輸入資料信號線DIN1至DIN8的資料容納在所有鎖存群中之後，將容納在鎖存群中的資料寫入到儲存單元。圖12示出將容納在鎖存群中的資料寫入到儲存單元 的時序。
首先，在行驅動電路中決定行位址信號線RA的資料。因為將控制線CE的資料當容納在前一鎖存群中時成為H電位，所以當決定行位址信號線RA的資料時被選擇一條行解碼信號。在本實施方式中，對行位址信號線RA的資料為“00h”的情況進行說明。對應於被選擇的行解碼信號線的電容線CL(1)的資料成為L電位，且其他行的電容線CL的資料成為電位VH。
接著，行儲存寫入控制信號線PWE_R的資料成為H電位，對應於被選擇的行解碼信號線的閘極線GL(1)的資料成為電位VH。
接著，在列驅動電路202中，儲存寫入控制信號線PWE的資料成為H電位。藉由儲存寫入控制信號線PWE的資料成為H電位，對應於從列驅動電路202中的寫入電路容納在鎖存群中的資料的模擬電源電壓線V1至V16的電壓被輸出。此時，列驅動電路202中的模擬開關藉由高電位儲存讀出控制信號線PREH和反轉高電位儲存讀出控制信號線PREHB，與寫入電路的輸出和位元線BL(1)至BL(n)連接。由此，將模擬電源電壓線V1至V16的電壓輸出到位元線BL(1)至BL(n)。在本實施方式的情況下，如果容納在鎖存群中的資料為“0h”，對應於V1的電壓。與此相同，如果資料為“1h”，對應於V2的電壓；如果資料為“2h”，對應於V3的電壓；如果資料為“3h”，對應於V4的電壓；如果資料為“4h”，對應於V5的電 壓；如果資料為“5h”，對應於V6的電壓；如果資料為“6h”，對應於V7的電壓；如果資料為“7h”，對應於V8的電壓；如果資料為“8h”，對應於V9的電壓；如果資料為“9h”，對應於V10的電壓；如果資料為“Ah”，對應於V11的電壓；如果資料為“Bh”，對應於V12的電壓；如果資料為“Ch”，對應於V13的電壓；如果資料為“Dh”，對應於V14的電壓；如果資料為“Eh”，對應於V15的電壓；如果資料為“Fh”，對應於V16的電壓。
此時，在行驅動電路中，將從各位元線BL(1)至BL(n)輸出的電壓V1至V16的電壓寫入到與閘極線GL(1)連接的儲存單元的浮動閘極部FG。
接著，行儲存寫入控制信號線PWE_R的資料成為L電位，而閘極線GL(1)的資料成為L電位。此時，與閘極線GL(1)連接的儲存單元的資料被保持。
接著，在列驅動電路中，儲存寫入控制信號線PWE的資料成為L電位，而將模擬電源電壓線V1的電壓(在圖12中電壓為GND)輸出到位元線BL(1)至位元線BL(n)。最後，在行驅動電路中，藉由控制線CE的資料成為L電位，電容線CL(1)至CL(m)的資料成為L電位。由此，對於儲存單元的寫入工作結束。
圖13示出從儲存單元讀出資料，然後將資料容納在鎖存群中的時序。
首先，在行驅動電路中決定行位址線RA的資料，而 藉由將控制線CE的資料成為H電位，選擇讀出的記憶體的行。在本實施方式中，以行位址線RA的資料是“00h”為前提進行說明。此時，將電位產生電路施加的可變電壓線VR的電壓輸出到被選擇的電容線CL(1)的資料。可變電壓線VR的電壓是根據計數信號線COUNT0至COUNT3的資料而變動的電壓，而在此情況下，計數信號線COUNT0至COUNT3的資料越小，可變電壓線VR的電壓越大。將其他電容線CL的資料供應H電位。
接著，在列驅動電路中，將儲存讀出控制信號線PRE的資料設定為H電位。此時，高電位儲存讀出控制信號線PREH的資料是與儲存讀出控制信號線PRE的資料相同時序的信號，且其H電位比儲存讀出控制信號線PRE的資料高。另外，反轉高電位儲存讀出控制信號線PREHB的資料是高電位儲存讀出控制信號線PREH的資料的反轉信號。另外，源極線SL的資料是藉由緩衝器230得到的儲存讀出控制信號線PRE的信號。
位元線BL(1)至BL(n)藉由高電位儲存讀出控制信號線PREH和反轉高電位儲存讀出控制信號線PREHB，與讀出電路導通。由此，藉由讀出電路的負載與儲存單元的P型電晶體的電阻分割，決定位元線BL(1)至BL(n)的電位。
接著，根據計數信號線COUNT0至COUNT3的資料，從0h計數到Fh。電容線CL(1)輸出根據計數信號線COUNT0至COUNT3的資料而變動的可變電壓線VR的電壓。如圖 13所示，隨著計數信號線COUNT0至COUNT3的值的增加，可變電壓線VR的電壓降低。
作為讀出工作的更具體的工作的說明，示出圖14和圖15。圖14表示讀出電路和儲存單元。圖15示出圖14的時序圖。
在圖15中，當電容線CL(1)的電位變動時，浮動閘極部FG的電位由於電容耦合而變動。由於浮動閘極部FG的電位，p通道型電晶體的源極電極與汲極電極之間的電阻值變動，而由於讀出電路的負載323和p通道型電晶體的電阻分割，位元線BL的電位變動。
當儲存單元170的p通道型電晶體160的電阻值變動，而位元線BL(1)至BL(n)的電位超過某個值時，讀出電路中的讀出放大器324的輸出從H電位切換為L電位。由此，如圖15所示，藉由SA_OUT的輸出也同樣地從H電位切換為L電位，決定容納在列驅動電路的鎖存群中的計數信號線COUNT0至COUNT3的值。
根據容納在各儲存單元中的浮動閘極部FG中的資料，即被保持的電壓，位元線BL(1)至BL(n)與電容線CL(1)的關係變動。由此，藉由計數信號線COUNT0至COUNT3的資料、電容線CL(1)的電位以及位元線BL(1)至BL(n)的電位對應於儲存單元中的浮動閘極部FG的電位而變動，可以實現多值的儲存的讀出。
圖16示出將容納在鎖存群中的資料輸出到輸出資料信號線DOUT1至DOUT8的時序。
將列位址線CA的資料設定為“00h”。因為從在鎖存群中容納資料之後控制線CE的資料維持為H電位，一條列解碼信號線被選擇。接著，將讀出位址信號線BA_R1的數據設定為H電位。因此，容納在鎖存器(1，1)至鎖存器(1，8)中的資料藉由鎖存輸出信號線而輸出到輸出資料信號線DOUT1至DOUT8。
接著，在將讀出位址信號線BA_R1的資料設定為L電位之後，將讀出位址信號線BA_R2的數據設定為H電位，而容納在鎖存器(2，1)至鎖存器(2，8)中的資料藉由鎖存輸出信號線而輸出到輸出資料信號線DOUT1至DOUT8。與此同樣地到讀出位址信號線BA_R4進行該工作。
當改變列位址線CA的資料時，在將所有讀出位址信號線BA_R1至BA_R4的資料設定為L電位的情況下進行改變。與此相同，當讀出容納在鎖存群中的資料時，依次控制讀出位址信號線BA_R1至BA_R4的數據。
如上所述，在24值記憶體中，藉由採用在每個列中具有4位元的鎖存器部及4位元的多工器，且4位元的多工器選擇電位V(1)至V(24)中的任一個而輸出的電路結構，可以將多值資料同時且高速寫入到一行儲存單元，而可以縮短寫入時間。
另外，24值儲存器具有4位元的計數器，且藉由其輸出連接到每個列中的4位元的鎖存器部的輸入，可以實現讀出電路的小型化，因此可以實現儲存週邊電路的節省化 。
在本實施方式中，以對一個儲存單元寫入或讀出4位元(16值(24值))的資料的電路結構為例子而進行說明，然而本發明的一個方式也可以應用於對一個儲存單元寫入或讀出K位元(2K值)的資料的電路。另外，也可以應用於寫入或讀出2值的資料的電路結構。
在2K值記憶體中，藉由採用在每個列中具有K位元的鎖存器部及K位元的多工器，且K位元的多工器選擇電位V(1)至V(2K)中的任一個而輸出的電路結構，可以將多值資料同時且高速寫入到一行儲存單元，而可以縮短寫入時間。
另外，2K值儲存器具有K位元的計數器，且藉由其輸出連接到每個列中的K位元的鎖存器部的輸入，可以實現讀出電路的小型化，因此可以實現儲存週邊電路的節省化。
本實施方式所示的結構及方法等可以與其他實施方式所示的結構及方法等適當地組合而使用。
實施方式2
在本實施方式中，參照圖17A至圖22C對根據所公開的發明的一個方式的半導體裝置的結構及其製造方法進行說明。
<半導體裝置的剖面結構及平面結構>
圖17A和圖17B是半導體裝置的結構的一個例子。圖17A示出半導體裝置的剖面，圖17B示出半導體裝置的平面。在此，圖17A相當於沿圖17B的線A1-A2及線B1-B2的剖面。圖17A和圖17B所示的半導體裝置在下部具有使用第一半導體材料的電晶體160並在上部具有使用第二半導體材料的電晶體162。在此，第一半導體材料較佳為與第二半導體材料不同的材料。例如，可以將氧化物半導體以外的半導體材料用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。作為氧化物半導體以外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳使用單晶半導體。除此之外，也可以使用有機半導體材料等。使用這種半導體材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性能夠長時間地保持電荷。圖17A和圖17B所示的半導體裝置可以用作儲存單元。
另外，所公開的發明的技術本質在於為了保持資訊而將如氧化物半導體那樣的能夠充分地降低截止電流的半導體材料用於電晶體162，因此用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構不需要侷限於這裏所示的結構。
圖17A和圖17B中的電晶體160包括：設置在半導體基板500上的半導體層中的通道形成區134；夾著通道形成區134地設置的雜質區132(也表示為源極區及汲極區)；設置在通道形成區134上的閘極絕緣層122a；以及與通 道形成區134重疊地設置在閘極絕緣層122a上的閘極電極128a。注意，雖然有時在圖式中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。此外，在此情況下，為了說明這種電晶體的連接關係，有時源極區和源極電極共稱為“源極電極”，而汲極區和汲極電極共稱為“汲極電極”。換言之，在本說明書中源極電極的記載會包括源極區。
另外，設置在半導體基板500上的半導體層中的雜質區126連接有導電層128b。在此，導電層128b也用作電晶體160的源極電極或汲極電極。另外，在雜質區132和雜質區126之間設置有雜質區130。另外，覆蓋電晶體160地設置有絕緣層136、絕緣層138及絕緣層140。另外，為了實現高集成化，較佳採用如圖17A和圖17B所示那樣電晶體160不具有側壁絕緣層的結構。另一方面，在重視電晶體160的特性的情況下，也可以在閘極電極128a的側面設置側壁絕緣層，並設置包括具有不同雜質濃度的區域的雜質區132。
圖17A和圖17B中的電晶體162包括：設置在絕緣層140等上的氧化物半導體層144；與氧化物半導體層144電連接的源極電極(或汲極電極)142a及汲極電極(或源極電極)142b；覆蓋氧化物半導體層144、源極電極142a及汲極電極142b的閘極絕緣層146；在閘極絕緣層146上與氧化物半導體層144重疊地設置的閘極電極148a。
在此，氧化物半導體層144較佳藉由被充分地去除氫等 雜質，或者被供給充分的氧，而被高純度化。明確地說，例如將氧化物半導體層144的氫濃度設定為5×1019atoms/cm3以下，較佳設定為5×1018atoms/cm3以下，更佳設定為5×1017atoms/cm3以下。另外，上述氧化物半導體層144中的氫濃度是藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectroscopy)來測量的。如此，在氫濃度被充分降低而被高純度化，並藉由被供給充分的氧來降低起因於氧缺陷的能隙中的缺陷能階的氧化物半導體層144中，載子濃度為低於1×1012/cm3，較佳為低於1×1011/cm3，更佳為低於1.45×1010/cm3。例如，室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培：zeptoampere)是1×10-21A)以下，較佳為10zA以下。如此，藉由使用被i型化(本質化)或實質上被i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。
另外，雖然在圖17A和圖17B的電晶體162中，為了抑制起因於微型化而產生在元件之間的洩漏，使用被加工為島狀的氧化物半導體層144，但是也可以採用氧化物半導體層144不被加工為島狀的結構。在不將氧化物半導體層加工為島狀的情況下，可以防止由於加工時的蝕刻導致的氧化物半導體層144的污染。
圖17A和圖17B所示的電容器164包括汲極電極142b、閘極絕緣層146和導電層148b。換言之，將汲極電極142b用作電容器164的電極中的一方，將導電層148b用作電容器164的電極中的另一方。藉由採用這種結構， 可以確保足夠的電容。另外，當層疊氧化物半導體層144和閘極絕緣層146時，可以充分確保汲極電極142b和導電層148b之間的絕緣性。再者，在不需要電容器的情況下，也可以採用不設置電容器164的結構。
在本實施方式中，以與電晶體160至少部分重疊的方式設置有電晶體162及電容器164。藉由採用這種平面佈局，可以實現高集成化。例如，可以以最小加工尺寸為F，將儲存單元所占的面積設定為15F2至25F2。
在電晶體162和電容器164上設置有絕緣層150。並且，在形成於閘極絕緣層146及絕緣層150中的開口中設置有佈線154。佈線154是連接儲存單元之一與其他儲存單元的佈線，佈線154相當於圖2所示的電路圖中的位元線BL。佈線154藉由源極電極142a及導電層128b連接到雜質區126。由此，與將電晶體160中的源極區或汲極區和電晶體162中的源極電極142a分別連接到不同佈線的情況相比可以減少佈線數目，從而可以提高半導體裝置的集成度。
另外，藉由設置導電層128b，可以重疊設置雜質區126與源極電極142a連接的位置和源極電極142a與佈線154連接的位置。藉由採用這種平面佈局，可以抑制起因於接觸區的元件面積的增大。就是說，可以提高半導體裝置的集成度。
<SOI基板的製造方法>
下面，參照圖18A至圖18G對用於製造上述半導體裝置的SOI基板的製造方法的一個例子進行說明。
首先，作為基底基板準備半導體基板500(參照圖18A)。作為半導體基板500可以使用單晶矽基板、單晶鍺基板等半導體基板。此外，作為半導體基板，也可以使用太陽能電池級矽(SOG-Si：Solar Grade Silicon)基板等。此外，也可以使用多晶半導體基板。與使用單晶矽基板等的情況相比，使用太陽能電池級矽或多晶半導體基板等時可以抑制製造成本。
另外，可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼酸鹽玻璃之類的用於電子工業的各種玻璃基板；石英基板；陶瓷基板；藍寶石基板代替半導體基板500。另外，也可以使用以氮化矽和氧化鋁為主要成分的熱膨脹係數接近於矽的陶瓷基板。
至於半導體基板500較佳預先對其表面進行清洗。明確而言，較佳使用鹽酸和過氧化氫水的混合液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水的混合液(APM)、稀氫氟酸(DHF)等對半導體基板500進行清洗。
接著，準備接合基板。這裏作為接合基板使用單晶半導體基板510(參照圖18B)。另外，雖然在這裏使用單晶體的基板作為接合基板，但是接合基板的結晶性不侷限於單晶體。
作為單晶半導體基板510，例如可以使用如單晶矽基 板、單晶鍺基板、單晶矽鍺基板等的由第14族元素構成的單晶半導體基板。此外，還可以使用如砷化鎵、磷化銦等的化合物半導體基板。作為在市場上出售的矽基板，典型的有尺寸為直徑5英寸(125mm)、直徑6英寸(150mm)、直徑8英寸(200mm)、直徑12英寸(300mm)、直徑16英寸(400mm)的圓形基板。另外，單晶半導體基板510的形狀不侷限於圓形，例如，還可以使用被加工為矩形的基板。另外，單晶半導體基板510可以利用CZ(提拉)法及FZ(浮區)法製造。
在單晶半導體基板510的表面形成氧化膜512(參照圖18C)。另外，從去除污染物的觀點來看，較佳在形成氧化膜512之前預先使用鹽酸和過氧化氫水的混合液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水以及純水的混合液(APM)、稀氫氟酸(DHF)、FPM(氫氟酸和過氧化氫以及純水的混合液)等對單晶半導體基板510的表面進行清洗。也可以藉由交替噴出稀釋的氫氟酸和臭氧水來進行清洗。
例如，可以形成氧化矽膜、氧氮化矽膜等的單層或疊層作為氧化膜512。作為上述氧化膜512的製造方法，有熱氧化法、CVD法或濺射法等。此外，當使用CVD法形成氧化膜512時，較佳使用四乙氧基矽烷(簡稱TEOS：化學式Si(OC2H5)4)等的有機矽烷形成氧化矽膜，以實現良好的貼合。
在本實施方式中，藉由對單晶半導體基板510進行熱 氧化處理來形成氧化膜512(這裏為SiOx膜)。作為熱氧化處理，較佳在氧化氣圍中添加鹵素來進行。
例如，可以藉由在添加有氯(Cl)的氧化氣圍中對單晶半導體基板510進行熱氧化處理，形成被氯氧化的氧化膜512。在這種情況下，氧化膜512成為含有氯原子的膜。藉由利用該氯氧化俘獲外來雜質的重金屬(例如，Fe、Cr、Ni、Mo等)形成金屬氯化物，然後再將該金屬氯化物去除到外部，可以降低單晶半導體基板510的污染。
另外，氧化膜512所包含的鹵素原子不侷限於氯原子。也可以使氧化膜512包含氟原子。作為使單晶半導體基板510表面氟氧化的方法，例如可以舉出以下方法：在將單晶半導體基板510浸漬在HF溶液中之後在氧化氣圍中進行熱氧化處理；或者將NF3添加到氧化氣圍中進行熱氧化處理等。
接著，藉由對單晶半導體基板510照射由電場加速的離子並進行添加，在單晶半導體基板510的規定的深度中形成結晶結構受到損傷的脆化區514(參照圖18D)。
可以藉由利用離子的動能、離子的質量和電荷、離子的入射角等來調節形成脆化區514的區域的深度。此外，脆化區514被形成在與離子的平均侵入深度基本相同的深度的區域中。由此，可以藉由利用離子的添加深度來調節從單晶半導體基板510分離的單晶半導體層的厚度。例如，可以以使單晶半導體層的厚度大致成為10nm以上且500nm以下，較佳為50nm以上且200nm以下的方式調節平 均侵入深度。
可以使用離子摻雜裝置或離子植入裝置進行該離子照射處理。作為離子摻雜裝置的典型例子可以舉出將使製程氣體電漿激發而產生的所有離子種照射到被處理體的非質量分離型的裝置。在該裝置中，不對電漿中的離子種進行質量分離而將其照射到被處理體。針對於此，離子植入裝置是質量分離型的裝置。在離子植入裝置中，對電漿中的離子種進行質量分離，並將某個特定的質量的離子種照射到被處理體。
在本實施方式中，對使用離子摻雜裝置將氫添加到單晶半導體基板510的例子進行說明。作為源氣體，使用包含氫的氣體。至於照射的離子，較佳將H3 +的比例設定為高。明確而言，相對於H+、H2 +、H3 +的總量，使H3 +的比例為50%以上(更佳為80%以上)。藉由提高H3 +的比例，可以使離子照射的效率得到提高。
另外，添加的離子不侷限於氫。也可以添加氦等的離子。此外，添加的離子不侷限於一種，也可以添加多種離子。例如，當使用離子摻雜裝置同時照射氫和氦時，與在不同的製程中進行照射的情況相比可以減少製程數，並且可以進一步抑制後面形成的單晶半導體層的表面粗糙。
另外，當使用離子摻雜裝置形成脆化區514時，雖然有同時添加入重金屬的憂慮，但是藉由隔著含有鹵素原子的氧化膜512進行離子照射，可以防止這些重金屬對單晶半導體基板510的污染。
接著，使半導體基板500和單晶半導體基板510對置，並隔著氧化膜512緊貼。由此，貼合半導體基板500和單晶半導體基板510(參照圖18E)。另外，也可以在與單晶半導體基板510貼合的半導體基板500的表面上形成氧化膜或氮化膜。
在進行貼合時，較佳對半導體基板500或單晶半導體基板510的一處施加0.001N/cm2以上且100N/cm2以下，例如為1N/cm2以上且20N/cm2以下的壓力。藉由施加壓力使接合平面接近而貼合，在被貼合的部分中半導體基板500與氧化膜512接合，並以該部分為起點開始自發性地接合進而擴展至幾乎整個面。該接合利用范德華力和氫鍵作用，並可以在常溫下進行。
另外，在貼合單晶半導體基板510與半導體基板500之前，較佳對進行貼合的表面進行表面處理。藉由進行表面處理，可以提高單晶半導體基板510和半導體基板500的介面的接合強度。
作為表面處理，可以使用濕處理、乾處理或濕處理與乾處理的組合。此外，還可以使用不同的濕處理的組合或不同的乾處理的組合。
另外，在貼合之後，也可以進行熱處理以增高接合強度。將該熱處理的溫度設定為不使脆化區514發生分離的溫度(例如，室溫以上且低於400℃)。另外，也可以在該溫度範圍內邊加熱邊接合半導體基板500和氧化膜512。作為上述熱處理，可以使用如擴散爐或電阻加熱爐等的加 熱爐、RTA(快速熱退火：Rapid Thermal Annealing)裝置、微波加熱裝置等。另外，上述溫度條件只是一個例子而已，所公開的發明的一個方式不應被解釋為限定於此。
接著，藉由進行熱處理使單晶半導體基板510在脆化區中進行分離，而在半導體基板500上隔著氧化膜512形成單晶半導體層516(參照圖18F)。
另外，進行上述分離時的熱處理溫度較佳盡可能低。這是因為進行分離時的溫度越低越能夠抑制單晶半導體層516的表面粗糙的緣故。明確而言，例如，可以將進行上述分離時的熱處理的溫度設定為300℃以上且600℃以下，當將溫度設定為500℃以下(400℃以上)時更有效。
另外，也可以在分離單晶半導體基板510之後，以500℃以上的溫度對單晶半導體層516進行熱處理以降低殘留在單晶半導體層516中的氫濃度。
接著，藉由對單晶半導體層516的表面照射雷射，形成表面平坦性提高了且缺陷減少了的單晶半導體層518(參照圖18G)。另外，還可以進行熱處理來代替雷射照射處理。
另外，在本實施方式中，雖然在進行了用來分離單晶半導體層516的熱處理之後連續進行了雷射照射處理，但是本發明的一個方式不應被解釋為限定於此。既可以在用來分離單晶半導體層516的熱處理之後進行蝕刻處理來去除單晶半導體層516表面缺陷多的區域，然後再進行雷射照射處理，又可以在提高單晶半導體層516表面的平坦性 之後進行雷射照射處理。另外，上述蝕刻處理可以使用濕蝕刻或乾蝕刻。另外，在本實施方式中，還可以在進行上述那樣的雷射照射之後進行減薄單晶半導體層516的厚度的薄膜化製程。作為單晶半導體層516的薄膜化，既可以使用乾蝕刻或濕蝕刻中的任一種，也可以使用其兩者。
藉由上述製程，可以形成具有良好特性的單晶半導體層518的SOI基板(參照圖18G)。
<半導體裝置的製造方法>
接著，參照圖19A至圖22C說明使用上述SOI基板的半導體裝置的製造方法。
<下部電晶體的製造方法>
首先，參照圖19A至圖19E及圖20A至圖20D說明下部電晶體160的製造方法。此外，圖19A至圖19E及圖20A至圖20D是示出使用圖18A至圖18G所示的方法形成的SOI基板的一部分，且相當於圖17A所示的下部電晶體的剖面製程圖。
將單晶半導體層518加工為島狀來形成半導體層120(參照圖19A)。另外，在該製程的前後，為了控制電晶體的臨界值電壓，也可以將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到半導體層。在半導體為矽時，作為賦予n型導電性的雜質元素，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質元素，例如可以 使用硼、鋁、鎵等。
接著，覆蓋半導體層120地形成絕緣層122(參照圖19B)。絕緣層122是後面成為閘極絕緣層的層。絕緣層122例如可以藉由對半導體層120表面進行熱處理(熱氧化處理或熱氮化處理等)而形成。也可以使用高密度電漿處理代替熱處理。例如，可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等中的任何氣體的混合氣體進行高密度電漿處理。當然，也可以使用CVD法或濺射法等形成絕緣層。該絕緣層122較佳採用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的單層結構或多層結構。另外，至於絕緣層122的厚度，例如可以設定為1nm以上且100nm以下，較佳為10nm以上且50nm以下。在此，藉由利用電漿CVD法形成包含氧化矽的絕緣層的單層。
接著，在絕緣層122上形成掩模124，將賦予一種導電型的雜質元素添加到半導體層120，來形成雜質區126(參照圖19C)。另外，在此，在添加雜質元素之後，去除掩模124。
接著，藉由在絕緣層122上形成掩模，去除絕緣層122的與雜質區126重疊的區域的一部分，來形成閘極絕緣層122a(參照圖19D)。作為絕緣層122的去除方法，可以使用濕蝕刻或乾蝕刻等的蝕刻處理。
接著，在閘極絕緣層122a上形成用來形成閘極電極(包括使用與該閘極電極相同的層形成的佈線)的導電層，加工該導電層來形成閘極電極128a及導電層128b(參照圖19E)。
作為用於閘極電極128a及導電層128b的導電層，可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成。另外，也可以藉由使用如多晶矽等的半導體材料形成包含導電材料的層。對其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種成膜方法。此外，可以藉由使用抗蝕劑掩模的蝕刻進行導電層的加工。
接著，以閘極電極128a及導電層128b為掩模，將賦予一種導電型的雜質元素添加到半導體層，來形成通道形成區134、雜質區132及雜質區130(參照圖20A)。在此，為了形成p型電晶體，添加硼(B)等雜質元素。或者，當形成n型電晶體時，添加磷(P)、砷(As)等雜質元素。這裏，可以適當地設定所添加的雜質元素的濃度。另外，在添加雜質元素之後，進行用於活化的熱處理。在此，雜質區的濃度按雜質區126、雜質區132、雜質區130的順序依次增高。
接著，以覆蓋閘極絕緣層122a、閘極電極128a、導電層128b的方式形成絕緣層136、絕緣層138及絕緣層140(參照圖20B)。
絕緣層136、絕緣層138及絕緣層140可以使用包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁等的無機 絕緣材料的材料形成。尤其是較佳將低介電常數(low-k)材料用於絕緣層136、絕緣層138及絕緣層140，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層用於絕緣層136、絕緣層138及絕緣層140。因為多孔絕緣層的介電常數比密度高的絕緣層較低，所以可以進一步降低起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有機絕緣材料形成絕緣層136、絕緣層138及絕緣層140。在本實施方式中，對作為絕緣層136使用氧氮化矽，作為絕緣層138使用氮氧化矽，作為絕緣層140使用氧化矽的情況進行說明。另外，雖然在此以絕緣層136、絕緣層138及絕緣層140為疊層結構，但是所公開的發明的一個方式不侷限於此。作為上述絕緣層既可以採用單層或兩層結構，又可以採用四層以上的疊層結構。
接著，藉由對絕緣層138及絕緣層140進行CMP(化學機械拋光)處理或蝕刻處理，使絕緣層138及絕緣層140平坦化(參照圖20C)。在此，進行CMP處理直到露出絕緣層138的一部分為止。當作為絕緣層138使用氮氧化矽，作為絕緣層140使用氧化矽時，將絕緣層138用作蝕刻停止層。
接著，藉由對絕緣層138及絕緣層140進行CMP處理或蝕刻處理，使閘極電極128a及導電層128b的上表面露出(參照圖20D)。在此，進行蝕刻處理直到露出閘極電極128a及導電層128b的一部分為止。作為該蝕刻處理較 佳使用乾蝕刻，但是也可以使用濕蝕刻。在使閘極電極128a及導電層128b的一部分露出的製程中，為了提高後面形成的電晶體162的特性，較佳使絕緣層136、絕緣層138及絕緣層140的表面盡可能地為平坦。
藉由上述製程，可以形成下部的電晶體160(參照圖20D)。
另外，也可以在上述各製程前後還包括形成電極、佈線、半導體層或絕緣層等的製程。例如，作為佈線的結構，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構來實現高集成化的半導體裝置。
<上部電晶體的製造方法>
接著，參照圖21A至圖21D及圖22A至圖22C對上部電晶體162的製造方法進行說明。
首先，在閘極電極128a、導電層128b、絕緣層136、絕緣層138及絕緣層140等上形成氧化物半導體層，並加工該氧化物半導體層來形成氧化物半導體層144(參照圖21A)。另外，在形成氧化物半導體層之前，可以在絕緣層136、絕緣層138及絕緣層140上設置用作基底的絕緣層。該絕緣層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法等來形成。
這裏使用的氧化物半導體較佳至少包含銦(In)或鋅(Zn)。尤其是，較佳包含In和Zn。另外，除了上述元素以外，較佳還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定 劑用來減小上述使用氧化物半導體的電晶體的電特性偏差。另外，作為穩定劑較佳具有錫(Sn)。另外，作為穩定劑較佳具有鉿(Hf)。另外，作為穩定劑較佳具有鋁(Al)。
另外，作為其他穩定劑，可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
作為用於氧化物半導體層的材料，可以使用如下材料：四元金屬氧化物的In-Sn-Ga-Zn-O類材料、In-Hf-Ga-Zn-O類材料、In-Al-Ga-Zn-O類材料、In-Sn-Al-Zn-O類材料、In-Sn-Hf-Zn-O類材料、In-Hf-Al-Zn-O類材料；三元金屬氧化物的In-Ga-Zn-O類材料、In-Sn-Zn-O類材料、In-Al-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料、In-Hf-Zn-O類材料、In-La-Zn-O類材料、In-Ce-Zn-O類材料、In-Pr-Zn-O類材料、In-Nd-Zn-O類材料、In-Sm-Zn-O類材料、In-Eu-Zn-O類材料、In-Gd-Zn-O類材料、In-Tb-Zn-O類材料、In-Dy-Zn-O類材料、In-Ho-Zn-O類材料、In-Er-Zn-O類材料、In-Tm-Zn-O類材料、In-Yb-Zn-O類材料、In-Lu-Zn-O類材料；二元金屬氧化物的In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料；以及In-O類材料、Sn-O類材料、Zn-O類材料等。此外，也可以使上述材料包含SiO2。在此，例如，In-Ga-Zn-O類材料是指含有銦(In)、鎵(Ga)、鋅(Zn)的氧化物膜，對其組成比沒有特別 的限制。此外，也可以包含In、Ga及Zn以外的元素。
此外，作為氧化物半導體可以使用以化學式InMO3(ZnO)m(m>0)為表示的材料。在此，M示出選自Ga、Al、Fe、Mn及Co中的一種或多種金屬元素。例如，作為M，可以使用Ga、Ga及Al、Ga及Mn或Ga及Co等。另外，作為氧化物半導體也可以使用以In3SnO5(ZnO)n(n>0，且n是整數)表示的材料。
例如，可以使用In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的原子數比的In-Ga-Zn-O類材料或具有近於上述原子數比的原子數比的氧化物。或者，較佳使用In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的原子數比的In-Sn-Zn-O類材料或具有近於上述原子數比的原子數比的氧化物。
但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳適當地設定載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
例如，使用In-Sn-Zn-O類材料可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn-O類材料時也可以藉由減小塊體內缺陷密度來提高遷移率。
在此，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成在原子數比為In：Ga： Zn=A：B：C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的狀態。r例如可以為0.05。其他氧化物也是同樣的。
氧化物半導體既可以為單晶又可以為非單晶。在後一種的情況下，可以為非晶或多晶。另外，也可以利用在非晶體中含有具有結晶性的部分的結構或非非晶結構。
非晶態的氧化物半導體可以較容易形成平坦的表面，因此當使用該非晶態的氧化物半導體形成電晶體時，可以減小介面散射而較容易實現較高的遷移率。
另外，當利用具有結晶性的氧化物半導體時，可以進一步減小塊體內缺陷，並藉由提高表面的平坦性可以獲得比非晶態的氧化物半導體更高的遷移率。為了提高表面的平坦性，較佳在平坦的表面上形成氧化物半導體。具體來說，較佳在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
在此，Ra是為了可以應用於面而將在JIS B0601中定義的中心線平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以如下數式定義。
另外，在上述式中，S0表示測定面(由座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)表示的四個點圍繞的長方形的區域)的面積，Z0表示測定面的平均高度。藉由利用原子力顯微鏡(AFM：Atomic Force Microscope)可以評價Ra。
此外，較佳將氧化物半導體層的厚度設定為3nm以上且30nm以下。這是因為有若使氧化物半導體層的厚度過厚(例如，厚度為50nm以上)，則有電晶體成為常導通狀態的擔憂。
氧化物半導體層較佳使用氧、水、羥基或氫化物等雜質不容易混入的方式製造。例如，可以藉由濺射法等製造氧化物半導體層。
作為In-Ga-Zn-O類靶材例如可以使用其組成比為In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]。另外，靶材的材料及組成不侷限於上述材料及組成。例如也可以使用In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的組成比的靶材。
此外，作為In-Zn-O類材料的靶材，使用將組成比設定為使原子數比為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳為In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)的靶材。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn： O=X：Y：Z時，滿足Z>1.5X+Y的關係。
此外，In-Sn-Zn-O類材料可以稱為ITZO，作為靶材，使用組成比設定為使原子數比為In：Sn：Zn=1：2：2、In：Sn：Zn=2：1：3、In：Sn：Zn=1：1：1或In：Sn：Zn=20：45：35等的氧化物靶材。
氧化物靶材的相對密度為90%以上且100%以下，較佳為95%以上且99.9%以下。其理由是：藉由使用高相對密度的靶材，可以將氧化物半導體層形成得緻密。
作為成膜時的氣圍，採用稀有氣體(典型的是氬)氣圍、氧氣圍或稀有氣體和氧的混合氣圍等，即可。另外，為了防止氫、水、羥基、氫化物等混入到氧化物半導體層中，較佳採用使用充分地去除氫、水、羥基、氫化物等雜質的高純度氣體的氣圍。
在本實施方式中，利用使用In-Ga-Zn-O類氧化物靶材的濺射法形成氧化物半導體層。
首先，在被保持為減壓狀態的沉積室內保持基板，並對基板進行加熱以使基板溫度超過200℃且500℃以下，較佳超過300℃且500℃以下，更佳為350℃以上且450℃以下。
接著，一邊去除沉積室中的殘留水分，一邊引入充分地去除了氫、水、羥基、氫化物等雜質的高純度氣體，並使用上述靶材來在基板上形成氧化物半導體層。為了去除沉積室中的殘留水分，作為排氣單元，較佳使用低溫泵、離子泵、鈦昇華泵等的吸附型的真空泵。另外，作為排氣 單元，也可以使用提供有冷阱的渦輪泵。由於利用低溫泵進行了排氣的沉積室中，例如氫、水、羥基或氫化物等雜質(更佳還包括包含碳原子的化合物)等被去除，因此可以降低在該沉積室中形成的氧化物半導體層所含有的氫、水、羥基或氫化物等雜質的濃度。
當成膜時的基板溫度低(例如，100℃以下)時，有含有氫原子的物質混入到氧化物半導體中的憂慮，所以較佳在上述溫度下加熱基板。藉由在上述溫度下加熱基板形成氧化物半導體層，基板溫度變高，從而氫鍵被熱切斷，含有氫原子的物質不容易被引入到氧化物半導體層中。因此，藉由在上述溫度下加熱基板的狀態下形成氧化物半導體層，可以充分地降低氧化物半導體層所含有的氫、水、羥基或氫化物等雜質的濃度。另外，可以減輕由濺射導致的損傷。
作為成膜條件的一個例子，採用如下條件：基板與靶材之間的距離為60mm；壓力為0.4Pa；直流(DC)電源為0.5kW；基板溫度為400℃；成膜氣圍為氧(氧流量比率為100%)氣圍。另外，當使用脈衝直流電源時，可以減輕在進行成膜時產生的粉狀物質(也稱為微粒、塵屑)，膜厚度分佈也變得均勻，所以是較佳的。
另外，較佳的是，在藉由濺射法形成氧化物半導體層之前，進行引入氬氣體產生電漿的反濺射，來去除附著於氧化物半導體層的被形成表面上的粉狀物質(也稱為微粒、塵屑)。反濺射是指如下一種方法，其中對基板施加電 壓來在基板附近形成電漿，而對基板一側的表面進行改性。此外，也可以使用氮、氦、氧等的氣體代替氬。
作為氧化物半導體層的加工，可以在氧化物半導體層上形成所希望的形狀的掩模之後對該氧化物半導體層進行蝕刻。可以藉由光刻製程等的方法形成上述掩模。或者，也可以藉由噴墨法等的方法形成掩模。另外，作為氧化物半導體層的蝕刻，可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
然後，可以對氧化物半導體層144進行熱處理(第一熱處理)。藉由進行熱處理，可以進一步去除包含在氧化物半導體層144中的含有氫原子的物質，而改善氧化物半導體層144的結構，降低能隙中的缺陷能階。在惰性氣體氣圍下，熱處理的溫度設定為250℃以上且700℃以下，較佳為450℃以上且600℃以下，或低於基板的應變點。作為惰性氣體氣圍，較佳採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氣圍。例如，引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳設定為0.1ppm以下)。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在此期間，不使氧化物半導體層144接觸大氣以防止水或氫的混入。
另外，上述熱處理具有去除氫或水等的作用，所以也 將該熱處理稱為脫水化處理或脫氫化處理等。該熱處理例如可以在將氧化物半導體層加工為島狀之前或在形成閘極絕緣層之後等進行。另外，這種脫水化處理、脫氫化處理不侷限於進行一次，也可以進行多次。
接著，在氧化物半導體層144等上形成用來形成源極電極及汲極電極(包括使用與該源極電極及汲極電極相同的層形成的佈線)的導電層，加工該導電層來形成源極電極142a、汲極電極142b(參照圖21B)。
作為導電層，可以利用PVD法或CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢中的元素或以上述元素為成分的合金等。作為導電層，也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，有易於將源極電極142a及汲極電極142b加工為錐形形狀的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物可以採用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時簡稱為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)或者使這些金 屬氧化物材料中含有矽或氧化矽的金屬氧化物。
另外，較佳以形成的源極電極142a及汲極電極142b的端部成為錐形形狀的方式對導電層進行蝕刻。在此，錐形角例如較佳為30°以上且60°以下。藉由以源極電極142a及汲極電極142b的端部成為錐形形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性，並防止斷開。
上部電晶體的通道長度(L)由源極電極142a的下端部與汲極電極142b的下端部之間的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩模的曝光時，較佳使用短波長即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)。利用超紫外線的曝光的解析度高且聚焦深度大。由此，可以將後面形成的電晶體的通道長度(L)形成為10nm以上且1000nm(1μm)以下，而可以提高電路的工作速度。再者，藉由進行微型化可以降低半導體裝置的耗電量。
此外，作為與圖21B不同的其他例子，也可以在氧化物半導體層144與源極電極及汲極電極之間設置氧化物導電層用作源極區及汲極區。
例如，藉由在氧化物半導體層144上形成氧化物導電膜，在其上形成導電層，在同一光刻製程中加工氧化物導電膜及導電層，可以形成成為源極區及汲極區的氧化物導電層、源極電極142a、汲極電極142b。
另外，形成氧化物半導體膜和氧化物導電膜的疊層， 在同一光刻製程中加工氧化物半導體膜和氧化物導電膜的疊層來形成島狀的氧化物半導體層144和氧化物導電膜。在形成源極電極142a、汲極電極142b之後，以源極電極142a、汲極電極142b為掩模，還對島狀的氧化物導電膜進行蝕刻來可以形成成為源極區及汲極區的氧化物導電層。
另外，在用來加工氧化物導電層的形狀的蝕刻處理時，適當地調整蝕刻條件(蝕刻材料的種類、濃度、蝕刻時間等)，以免氧化物半導體層受到過剩的蝕刻。
作為氧化物導電層的材料，較佳使用作為成分包含氧化鋅的材料，並且較佳使用不包含氧化銦的材料。作為這種氧化物導電層，可以應用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等。
藉由在氧化物半導體層與源極電極及汲極電極之間設置氧化物導電層，可以實現源極區及汲極區的低電阻化，並且可以實現電晶體的高速工作。
藉由採用氧化物半導體層144、氧化物導電層、由金屬材料構成的源極電極及汲極電極的結構，可以進一步提高電晶體的耐壓。
作為源極區及汲極區而使用氧化物導電層是為了提高週邊電路(驅動電路)的頻率特性而有效的。這是因為與金屬電極(鉬、鎢等)和氧化物半導體層的接觸相比，金屬電極(鉬、鎢等)和氧化物導電層的接觸可以降低接觸電阻的緣故。藉由使氧化物半導體層和源極電極及汲極電極之間 夾著氧化物導電層，可以降低接觸電阻，從而可以提高週邊電路(驅動電路)的頻率特性。
接著，以覆蓋源極電極142a、汲極電極142b並與氧化物半導體層144的一部分接觸的方式形成閘極絕緣層146(參照圖21C)。
閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146較佳以含有氧化矽、氮化矽、氧氮化矽、氧化鎵、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的方式形成。閘極絕緣層146既可以採用單層結構，又可以採用組合上述材料的疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，為了確保電晶體的工作較佳將其形成得較薄。例如，當使用氧化矽時，可以將其形成為1nm以上且100nm以下，較佳為10nm以上且50nm以下。
如上所述那樣，當將閘極絕緣層形成得較薄時，存在因隧道效應等引起閘極洩漏電流的問題。為了解決閘極洩漏的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以將膜厚度設定得厚，以抑制閘極洩漏電流。另外，還可 以採用層疊含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等的膜的疊層結構。
另外，接觸於氧化物半導體層144的絕緣層(在本實施方式中，閘極絕緣層146)也可以使用包含第13族元素及氧的絕緣材料形成。較多氧化物半導體材料包含第13族元素，包含第13族元素的絕緣材料與氧化物半導體的搭配良好，並且藉由將它用於與氧化物半導體層接觸的絕緣層，可以保持與氧化物半導體層之間的介面的良好的狀態。
在此，包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以與包含鎵的氧化物半導體層接觸的方式形成閘極絕緣層時，藉由將包含氧化鎵的材料用於閘極絕緣層，可以保持氧化物半導體層和閘極絕緣層之間的良好的介面特性。另外，藉由使氧化物半導體層與包含氧化鎵的絕緣層接觸地設置，可以減少氧化物半導體層與絕緣層的介面中的氫的聚積。另外，在將與氧化物半導體的成分元素同一族的元素用於絕緣層時，可以得到與上述同樣的效果。例如，使用包含氧化鋁的材料形成絕緣層也是有效的。另外，由於氧化鋁具有不容易滲透水的特性，因此從防 止水侵入到氧化物半導體層中的角度來看，使用該材料是較佳的。
此外，作為與氧化物半導體層144接觸的絕緣層，較佳採用藉由進行氧氣圍下的熱處理或氧摻雜等包含多於化學計量組成比的氧的絕緣材料。氧摻雜是指對塊體中添加氧的處理。另外，為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以藉由離子植入法或離子摻雜法進行氧摻雜。
例如，當作為與氧化物半導體層144接觸的絕緣層使用氧化鎵時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga2Ox(X=3+α，0<α<1)。此外，作為與氧化物半導體層144接觸的絕緣層使用氧化鋁時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al2Ox(X=3+α，0<α<1)。或者，作為與氧化物半導體層144接觸的絕緣層使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由進行氧摻雜處理等，可以形成包括包含多於化學計量組成比的氧的區域的絕緣層。藉由使具備這種區域的絕緣層和氧化物半導體層接觸，絕緣層中的過剩的氧被供給到氧化物半導體層中，可以減少氧化物半導體層中或氧化物半導體層和絕緣層之間的介面中的氧缺陷。
另外，包括包含多於化學計量組成比的氧的區域的絕 緣層既可以應用於作為氧化物半導體層144的基底膜形成的絕緣層代替閘極絕緣層146，又可以應用於閘極絕緣層146及基底絕緣層的兩者。
在形成閘極絕緣層146之後，較佳在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳為250℃以上且350℃以下。例如，可以在氮氣圍下以250℃進行1個小時的熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146含有氧時，其向氧化物半導體層144供給氧，填補該氧化物半導體層144的氧缺陷。
另外，在本實施方式中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不侷限於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，又可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
如上所述那樣，藉由使用第一熱處理和第二熱處理中的至少一方，可以以使其儘量不包含含有氫原子的物質的方式使氧化物半導體層144高純度化。
接著，形成用來形成閘極電極(包括使用與該閘極電極相同的層形成的佈線)的導電層，加工該導電層來形成閘極電極148a及導電層148b(參照圖21D)。
作為閘極電極148a及導電層148b，可以使用鉬、鈦、鉭、鎢、鋁、銅、釹、鈧等金屬材料或以該金屬材料為 主要成分的合金材料來形成。另外，閘極電極148a及導電層148b可以採用單層結構或疊層結構。
接著，在閘極絕緣層146、閘極電極148a及導電層148b上形成絕緣層150(參照圖22A)。絕緣層150可以利用PVD法或CVD法等形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成。另外，作為絕緣層150較佳使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣層150的介電常數減少，可以降低產生在佈線、電極等之間的電容，從而實現工作的高速化的緣故。另外，在本實施方式中，雖然採用絕緣層150的單層結構，但是所公開的發明的一個方式不侷限於此，也可以採用兩層以上的疊層結構。
接著，在閘極絕緣層146、絕緣層150中形成到達源極電極142a的開口。然後，在絕緣層150上形成與源極電極142a接觸的佈線154(參照圖22B)。另外，藉由使用掩模等選擇性地進行蝕刻來形成該開口。
在使用PVD法或CVD法形成導電層之後，對該導電層進行構圖來形成佈線154。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。作為導電層的材料，也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
更明確而言，例如，可以在包括絕緣層150的開口的區域中藉由PVD法形成薄的鈦膜，並藉由PVD法形成薄 (5nm左右)的鈦膜，然後埋入開口地形成鋁膜。在此藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此源極電極142a)的接觸電阻的功能。另外，可以防止鋁膜的小丘的產生。另外，也可以在形成使用鈦或氮化鈦等的障壁膜之後藉由鍍敷法形成銅膜。
形成在絕緣層150中的開口較佳形成在與導電層128b重疊的區域中。藉由在這種區域中形成開口，可以抑制起因於接觸區的元件面積的增大。
在此，對不使用導電層128b而使雜質區126與源極電極142a的連接和源極電極142a與佈線154的連接重疊的情況進行說明。此時，在形成在雜質區126上的絕緣層136、絕緣層138及絕緣層140中形成開口(稱為下部的接觸)，在下部的接觸中形成源極電極142a之後，在閘極絕緣層146及絕緣層150中，在與下部的接觸重疊的區域中形成開口(稱為上部的接觸)，而形成佈線154。當在與下部的接觸重疊的區域中形成上部的接觸時，有如下憂慮：由於蝕刻，形成在下部的接觸中的源極電極142a斷開。當為了避免該斷開，以不使下部的接觸與上部的接觸重疊的方式形成結構時，發生元件面積的增大的問題。
如本實施方式所示那樣，藉由使用導電層128b，可以形成上部的接觸而不使源極電極142a斷開。由此，可以使下部的接觸與上部的接觸重疊地設置，從而可以抑制起因於接觸區的元件面積的增大。換言之，可以提高半導體 裝置的集成度。
接著，以覆蓋佈線154的方式形成絕緣層156(參照圖22C)。
藉由上述步驟完成使用被高純度化的氧化物半導體層144的電晶體162及電容器164(參照圖22C)。
以下示出可以應用於圖17A和圖17B所示的電晶體162的電晶體的例子。
另外，也可以在氧化物半導體層144與源極電極142a、汲極電極142b之間作為緩衝層設置用作源極區及汲極區的氧化物導電層。圖26A和圖26B示出在圖17A和圖17B所示的電晶體162中設置氧化物導電層的電晶體441、442。另外，絕緣層400相當於絕緣層136、絕緣層138、絕緣層140等。
圖26A和圖26B的電晶體441、442在氧化物半導體層144與源極電極142a、汲極電極142b之間形成有用作源極區及汲極區的氧化物導電層404a、404b。圖26A和圖26B的電晶體441、442是根據製造製程氧化物導電層404a、404b的形狀不同的例子。
在圖26A所示的電晶體441中，形成氧化物半導體膜和氧化物導電膜的疊層，在同一光刻製程中加工氧化物半導體膜和氧化物導電膜的疊層來形成島狀的氧化物半導體層144和氧化物導電膜。在氧化物半導體層及氧化物導電膜上形成源極電極142a、汲極電極142b之後，將源極電極142a、汲極電極142b為掩模，對島狀的氧化物半導體 膜進行蝕刻來形成成為源極區及汲極區的氧化物導電層404a、404b。
在圖26B所示的電晶體442中，藉由在氧化物半導體層144上形成氧化物導電膜，在其上形成金屬導電膜，在同一光刻製程中加工氧化物導電膜及金屬導電膜，可以形成成為源極區及汲極區的氧化物導電層404a、404b、源極電極142a以及汲極電極142b。
另外，在用來加工氧化物導電層的形狀的蝕刻處理時，適當地調整蝕刻條件(蝕刻材料的種類、濃度、蝕刻時間等)，以免氧化物半導體層受到過剩的蝕刻。
作為氧化物導電層404a、404b的形成方法，使用濺射法、真空蒸鍍法(電子束蒸鍍法等)、電弧放電離子電鍍法、噴射法。作為氧化物導電層的材料，可以應用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵、含氧化矽的氧化銦錫等。另外，也可以在上述材料中包含氧化矽。
當作為源極區和汲極區將氧化物導電層設置在氧化物半導體層144與源極電極142a、汲極電極142b之間時，可以實現源極區和汲極區的低電阻化，並且電晶體441、442可以進行高速工作。
另外，藉由採用氧化物半導體層144、氧化物導電層404a、404b、源極電極142a、汲極電極142b的結構，可以提高電晶體441、442的耐壓。
接著，作為圖17A和圖17B所示的電晶體162的結構示出頂閘結構，但是本發明不侷限於此，也可以採用底閘 結構。圖28A至圖28C示出底閘結構的例子。
在圖28A所示的電晶體410中，在閘極電極401上設置有閘極絕緣層402，在閘極絕緣層402上設置有氧化物半導體層403，並設置有與氧化物半導體層403連接的源極電極405a、汲極電極405b。另外，閘極電極401、氧化物半導體層403、閘極絕緣層402、源極電極405a、汲極電極405b相當於圖17A和圖17B所示的閘極電極148a、氧化物半導體層144、閘極絕緣層146、源極電極142a、汲極電極142b。
圖28B所示的電晶體420與圖28A的共同點在於：設置有閘極電極401、閘極絕緣層402、氧化物半導體層403、源極電極405a、汲極電極405b。與圖28A的不同點在於：與氧化物半導體層403接觸地設置有絕緣層427。
圖28C所示的電晶體430與圖28A的共同點在於：設置有閘極電極401、閘極絕緣層402、氧化物半導體層403、源極電極405a、汲極電極405b。與圖28A的不同點在於：與氧化物半導體層403接觸的源極電極405a和汲極電極405b的位置。換言之，在圖28A所示的電晶體410中在氧化物半導體層403上源極電極405a與汲極電極405b接觸，而在圖28C所示的電晶體430中在氧化物半導體層403下源極電極405a與汲極電極405b接觸。
在本實施方式所示的電晶體162中，由於氧化物半導體層144被高純度化，其氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為5×1017atoms/cm3 以下。另外，由於氫或水被降低，且減少氧缺陷，所以氧化物半導體層144的載子密度與通常的矽晶片中的載子密度(1×1014/cm3左右)相比是足夠小的值(例如，低於1×1012/cm3，更佳為低於1.45×1010/cm3)。由此，電晶體162的截止電流也充分變小。例如，將電晶體162的室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)為100zA(1zA(zeptoampere)是1×10-21A)以下，較佳為10zA以下。
如此，藉由使用被高純度化的氧化物半導體層144，可以容易充分地降低電晶體的截止電流。並且，藉由使用這種電晶體，可以獲得能夠在極長期間內保持儲存內容的半導體裝置。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構和方法等適當地組合而使用。
實施方式3
參照圖27A至圖27C說明在上述實施方式中可以用於電晶體的半導體層的氧化物半導體層的一個方式。
本實施方式的氧化物半導體層具有在第一結晶氧化物半導體層上包括比第一結晶氧化物半導體層厚的第二結晶氧化物半導體層的疊層結構。
在絕緣層400上形成絕緣層437。在本實施方式中，作為絕緣層437，利用PCVD法或濺射法，形成厚度為50nm以上且600nm以下的氧化物絕緣層。例如，可以使 用選自氧化矽膜、氧化鎵膜、氧化鋁膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜中的一層或疊層。另外，絕緣層400相當於絕緣層136、絕緣層138、絕緣層140等。
接著，在絕緣層437上形成厚度為1nm以上且10nm以下的第一氧化物半導體膜。作為第一氧化物半導體膜的形成方法，利用濺射法，將該利用濺射法的成膜時的基板溫度設定為200℃以上且400℃以下。
在本實施方式中，在如下條件下形成厚度為5nm的第一氧化物半導體膜：使用氧化物半導體用靶材(In-Ga-Zn-O類氧化物半導體用靶材(In2O3：Ga2O3：ZnO=1：1：2[莫耳數比])；基板與靶材之間的距離為170mm；基板溫度為250℃；壓力為0.4Pa；直流(DC)電源為0.5kW；在只有氧、只有氬或氬及氧氣圍下。
接著，將配置基板的處理室的氣圍為氮或乾燥空氣，並進行第一加熱處理。將第一加熱處理的溫度設定為400℃以上且750℃以下。藉由第一加熱處理形成第一結晶氧化物半導體層450a(參照圖27A)。
依據第一加熱處理的溫度，藉由成膜時的基板溫度或第一加熱處理，從膜表面產生晶化，從膜表面向膜內部進展結晶生長，而可以得到具有c軸對準的結晶。藉由第一加熱處理，多量的鋅和氧集中在膜表面，上表面為六角形的包括鋅和氧的石墨烯型的二維結晶在最外表面上以一層或多個層形成，其向膜厚度方向生長並重疊而成為疊層。在上升加熱處理的溫度時，從表面到內部，然後從內部到 底部進展結晶生長。
藉由第一加熱處理，將氧化物絕緣層的絕緣層437中的氧擴散到與第一結晶氧化物半導體層450a的介面或其附近(從介面到±5nm)，減少第一結晶氧化物半導體層的氧缺陷。從而，較佳在用作基底絕緣層的絕緣層437中(塊體中)和第一結晶氧化物半導體層450a與絕緣層437的介面中的至少一處存在至少超過化學計量比的含量的氧。
接著，在第一結晶氧化物半導體層450a上形成厚於10nm的第二氧化物半導體膜。作為第二氧化物半導體膜的形成方法利用濺射法，將該成膜時的基板溫度設定為200℃以上且400℃以下。藉由將成膜時的基板溫度設定為200℃以上且400℃以下，在與第一結晶氧化物半導體層的表面上接觸地形成的氧化物半導體層中產生前驅物(precursor)的排列，可以有所謂秩序性。
在本實施方式中，在如下條件下形成厚度為25nm的第二氧化物半導體膜：使用氧化物半導體用靶材(In-Ga-Zn-O類氧化物半導體用靶材(In2O3：Ga2O3：ZnO=1：1：2[莫耳數比])；基板與靶材之間的距離為170mm；基板溫度為400℃；壓力為0.4Pa；直流(DC)電源0.5kW；在只有氧、只有氬或氬及氧氣圍下。
接著，將配置基板的處理室的氣圍為氮氣圍下、氧氣圍下或氮和氧的混合氣圍下，並進行第二加熱處理。將第二加熱處理的溫度設定為400℃以上且750℃以下。藉由第二加熱處理形成第二結晶氧化物半導體層450b(參照圖 27B)。藉由在氮氣圍下、氧氣圍下或氮和氧的混合氣圍下進行第二加熱處理，實現第二結晶氧化物半導體層的高密度化及減少缺陷數。藉由第二加熱處理，以第一結晶氧化物半導體層450a為晶核，向膜厚度方向，即從底部向內部進展結晶生長，形成第二結晶氧化物半導體層450b。
另外，較佳不接觸大氣地連續進行從絕緣層437的形成到第二加熱處理的製程。從絕緣層437的形成到第二加熱處理的製程進行在控制為幾乎不包含氫及水分的氣圍(惰性氣圍、減壓氣圍、乾燥空氣氣圍等)下，例如，水分為露點-40℃以下，較佳為露點-50℃以下的乾燥氮氣圍。
接著，對包括第一結晶氧化物半導體層450a和第二結晶氧化物半導體層450b的氧化物半導體疊層進行加工來形成包括島狀的氧化物半導體疊層的氧化物半導體層453(參照圖27C)。在圖式中，以虛線表示第一結晶氧化物半導體層450a與第二結晶氧化物半導體層450b之間的介面而說明氧化物半導體疊層，但是不是存在有明確的介面，而是為了易懂說明圖示的。
可以藉由在氧化物半導體疊層上形成所希望的形狀的掩模之後對該氧化物半導體疊層進行蝕刻而進行氧化物半導體疊層的加工。可以藉由光刻製程等的方法形成上述掩模。或者，也可以藉由噴墨法等的方法形成掩模。
此外，氧化物半導體疊層的蝕刻可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
另外，根據上述製造方法來得到的第一結晶氧化物半 導體層及第二結晶氧化物半導體層的特徵之一是具有C軸對準。但是，第一結晶氧化物半導體層及第二結晶氧化物半導體層不是具有單晶結構，又不是具有非晶結構，是包含具有C軸對準的結晶(C Axis Aligned Crystal；也稱為CAAC)的氧化物。另外，第一結晶氧化物半導體層及第二結晶氧化物半導體層的一部分具有晶粒介面。
另外，第一結晶氧化物半導體層及第二結晶氧化物半導體層有如下材料：四元金屬氧化物的In-Sn-Ga-Zn-O類材料、三元金屬氧化物的In-Ga-Zn-O類材料(也稱為IGZO)、In-Sn-Zn-O類材料(也稱為ITZO)、In-Al-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料、In-Hf-Zn-O類材料、In-La-Zn-O類材料、In-Ce-Zn-O類材料、In-Pr-Zn-O類材料、In-Nd-Zn-O類材料、In-Sm-Zn-O類材料、In-Eu-Zn-O類材料、In-Gd-Zn-O類材料、In-Tb-Zn-O類材料、In-Dy-Zn-O類材料、In-Ho-Zn-O類材料、In-Er-Zn-O類材料、In-Tm-Zn-O類材料、In-Yb-Zn-O類材料、In-Lu-Zn-O類材料、二元金屬氧化物的In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料、一元金屬氧化物的In-O類材料、Sn-O類材料、Zn-O類材料。此外，也可以使上述材料包含SiO2。在此，例如，In-Ga-Zn-O類材料是指含有銦(In)、鎵(Ga)、鋅(Zn)的氧化物膜，對其組成比沒有特別的限制。此外，也可以包含In、Ga及Zn以外的元素。
另外，不侷限於在第一結晶氧化物半導體層上形成第二結晶氧化物半導體層的雙層結構，也可以在形成第二結晶氧化物半導體層之後，反復進行用來形成第三結晶氧化物半導體層的成膜和加熱處理的步驟，形成三層以上的疊層結構。
可以將包括使用上述製造方法形成的氧化物半導體疊層的氧化物半導體層453適當地用於可應用於本說明書所公開的半導體裝置的電晶體(例如，實施方式1及實施方式2中的電晶體162、電晶體410、電晶體420、電晶體430、電晶體441、電晶體442)。
另外，在作為氧化物半導體層403使用本實施方式的氧化物半導體疊層的實施方式2中的電晶體162中，電場不從氧化物半導體層的一方的面施加到另一方的面，此外，電流不向氧化物半導體疊層的厚度方向(從一方的面流到另一方的面的方向，具體地圖17A和圖17B所示的電晶體162中的上下方向流過)。由於採用電流主要流在氧化物半導體疊層的介面的電晶體結構，即使對電晶體進行光照射或施加BT壓力，也抑制或減少電晶體特性的劣化。
藉由將使用氧化物半導體層453那樣的第一結晶氧化物半導體層和第二結晶氧化物半導體層的疊層用於電晶體，可以實現具有穩定的電特性且可靠性高的電晶體。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式4
在本實施方式中，說明包含一種結晶(CAAC：C Axis Aligned Crystal：c軸對準結晶)的氧化物，該結晶進行c軸對準，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。
從更廣義來理解，含有CAAC的氧化物是指非單晶，並是指包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC不是單晶，但是也不只由非晶形成。另外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
當CAAC包含氧時，也可以用氮取代氧的一部分。另外，構成CAAC的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)對準。或者，構成CAAC的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)。
CAAC根據其組成等而成為導體、半導體或絕緣體。另外，CAAC根據其組成等而呈現對可見光的透明性或不透明性。
作為上述CAAC的例子，也可以舉出一種結晶，該結晶被形成為膜狀，並且在該結晶中在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
以下，參照圖29A至圖31C詳細說明包括在CAAC中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖29A至圖31C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。此外，在圖29A至圖29E中，由圓形圍繞的O示出四配位O，而由雙圈圍繞的O示出三配位O。
圖29A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖29A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖29A的上一半及下一半中分別具有三個四配位O。圖29A所示的小組的電荷為0。
圖29B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖29B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖29B所示的結構。圖29B所示的小組的電荷為0。
圖29C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖29C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖29C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖29C所示的小組的電荷為0。
圖29D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖29D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖29D所示的小組的電荷為+1。
圖29E示出包括兩個Zn的小組。在圖29E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖29E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖29A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，在金屬原子的上方向上靠近的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，在金屬原子的下方 向靠近的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為有助於小組彼此接合的O為四配位，所以位於O的下方向上的靠近的金屬原子的個數和位於O的上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
圖30A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖30B示出由三個中組構成的大組。另外，圖30C示出從c軸方向上觀察圖30B的層結構時的原子排列。
在圖30A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖30A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖30A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖30A中，構成In-Sn-Zn-O類層結構的中組具有 如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖29E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖30B所示的大組來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn-O類材料；三元金屬氧化物的In-Ga-Zn-O類 材料(也表示為IGZO)、In-Al-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料、In-Hf-Zn-O類材料、In-La-Zn-O類材料、In-Cc-Zn-O類材料、In-Pr-Zn-O類材料、In-Nd-Zn-O類材料、In-Sm-Zn-O類材料、In-Eu-Zn-O類材料、In-Gd-Zn-O類材料、In-Tb-Zn-O類材料、In-Dy-Zn-O類材料、In-Ho-Zn-O類材料、In-Er-Zn-O類材料、In-Tm-Zn-O類材料、In-Yb-Zn-O類材料、In-Lu-Zn-O類材料；二元金屬氧化物的In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料等。
例如，圖31A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖31A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖31B示出由三個中組構成的大組。另外，圖31C示出從c軸方向上觀察圖31B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成 的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖31A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
實施方式5
在本實施方式中說明電晶體的場效應遷移率。
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述算式表示其關係。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式表示其關係。
在此，e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，Cox是每單位面積的電容，Vg是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲極電流Id可以由下述算式表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電極電壓。當用Vg除上述算式的兩邊，且對兩邊取對數時，成為下述算式。
算式5的右邊是Vg的函數。由上述算式可知，可以根據以縱軸為ln(Id/Vg)以橫軸為1/Vg來標繪出測量值而得到的圖表的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。在銦 (In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等且根據藉由算式2及算式3可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為35cm2/Vs左右。但是，可以預測到沒有半導體內部及半導體和絕緣膜之間的介面的缺陷的氧化物半導體的遷移率μ0成為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣層之間的介面中的散射的影響。換言之，離閘極絕緣層介面有x的距離的位置上的遷移率μ1可以由下述算式表示。
在此，D是閘極方向上的電場，且B、G是常數。B及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，G=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓增高)時，算式6的第二項也增加，所以遷移率μ1降低。
圖32示出計算一種電晶體的遷移率μ2而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且作為氧化物 半導體，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。上述值藉由測定以濺射法形成的薄膜來得到。
再者，將閘極的功函數設定為5.5電子伏特，將源極電極的功函數設定為4.6電子伏特，並且將汲極電極的功函數設定為4.6電子伏特。另外，將閘極絕緣層的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道幅度都為10μm，而汲極電壓Vd為0.1V。
如圖32所示，雖然當閘極電壓為1V多時遷移率示出100cm2/Vs以上的峰值，但是當閘極電壓更高時，介面散亂變大，並遷移率降低。另外，為了降低介面散亂，較佳在原子級上將半導體層表面設定為平坦(Atomic Layer Flatness)。
圖33A至圖35C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算而得到的結果。另外，圖36A和圖36B示出用於計算的電晶體的剖面結構。圖36A和圖36B所示的電晶體在氧化物半導體層中具有呈現n+導電型的半導體區1103a及半導體區1103c。半導體區1103a及半導體區1103c的電阻率為2×10-3Ωcm。
圖36A所示的電晶體形成在基底絕緣層1101和以埋入在基底絕緣層1101中的方式形成的由氧化鋁形成的埋入絕緣物1102上。電晶體包括半導體區1103a、半導體區1103c、夾在它們之間且成為通道形成區的本質半導體區 1103b、閘極1105。閘極1105的幅度為33nm。
在閘極1105和半導體區1103b之間具有閘極絕緣層1104，在閘極1105的雙側面具有側壁絕緣物1106a及側壁絕緣物1106b，並且在閘極1105的上部具有用來防止閘極1105與其他佈線的短路的絕緣物1107。側壁絕緣物的幅度為5nm。另外，以接觸於半導體區1103a及半導體區1103c的方式具有源極電極1108a及汲極電極1108b。另外，該電晶體的通道幅度為40nm。
圖36B所示的電晶體與圖36A所示的電晶體的相同之處為：形成在基底絕緣層1101和由氧化鋁形成的埋入絕緣物1102上；並且包括半導體區1103a、半導體區1103c、夾在它們之間的本質半導體區1103b、幅度為33nm的閘極1105、閘極絕緣層1104、側壁絕緣物1106a及側壁絕緣物1106b、絕緣物1107以及源極電極1108a及汲極電極1108b。
圖36A所示的電晶體與圖36B所示的電晶體的不同之處為側壁絕緣物1106a及側壁絕緣物1106b下的半導體區的導電型。在圖36A所示的電晶體中側壁絕緣物1106a及側壁絕緣物1106b下的半導體區為呈現n+導電型的半導體區1103a及半導體區1103c，而在圖36B所示的電晶體中側壁絕緣物1106a及側壁絕緣物1106b下的半導體區為本質的半導體區1103b。換言之，在圖36B所示的半導體層中具有既不與半導體區1103a(半導體區1103c)重疊也不與閘極1105重疊的寬度為Loff的區域。將該區域稱為偏置 (offset)區，並且將其幅度稱為偏置長度。如圖式所示，偏置長度與側壁絕緣物1106a(側壁絕緣物1106b)的幅度相同。
用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖33A至圖33C示出圖36A所示的結構的電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，閘極與源極電極的電位差)依賴性。將汲極電壓(汲極電極與源極電極的電位差)設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。
圖33A為閘極絕緣層的厚度為15nm時的圖，圖33B為閘極絕緣層的厚度為10nm時的圖，並且圖33C為閘極絕緣層的厚度為5nm時的圖。閘極絕緣層越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。可知當閘極電壓為1V前後時汲極電流超過記憶元件等所需要的10μA。
圖34A至圖34C示出在圖36B所示的結構的電晶體中當偏置長度Loff為5nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖34A為閘極絕緣層的厚度為15nm時的圖，圖34B為閘極絕緣層的厚度為10nm時的圖，並且圖34C為閘極絕緣層的厚度為5nm時的圖。
另外，圖35A至圖35C示出在圖36B所示的結構的電晶體中當偏置長度Loff為15nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖35A為閘極絕緣層的厚度為15nm時的圖，圖35B為閘極絕緣層的厚度為10nm時的圖，並且圖35C為閘極絕緣層的厚度為5nm時的圖。
無論在上述任何結構中，都是閘極絕緣層越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯著的變化。
另外，在圖33A至圖33C中遷移率μ的峰值為80cm2/Vs左右，而在圖34A至圖34C中遷移率μ的峰值為60cm2/Vs左右，且在圖35A至圖35C中遷移率μ的峰值為40cm2/Vs左右，並且偏置長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。另外，可知當閘極電壓為1V前後時汲極電流超過記憶元件等所需要的10μA。
實施方式6
在本實施方式中，說明作為氧化物半導體使用以In、Sn及Zn為主要成分的氧化物半導體的電晶體。
將以In、Sn、Zn為主要成分的氧化物半導體用於通 道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來可以得到良好的特性。另外，主要成分是指占組成比5atomic%以上的元素。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。另外，藉由使電晶體的臨界值電壓向正方向漂移來可以實現常關閉化。
例如，圖37A至圖37C示出使用以In、Sn、Zn為主要成分且通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜以及厚度為100nm的閘極絕緣層的電晶體的特性。另外，Vd為10V。
圖37A示出意圖性地不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時場效應遷移率的峰值為18.8cm2/Vsec。另一方面，藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜，可以提高場效應遷移率。圖37B示出將基板加熱為200℃來形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性，此時的場效應遷移率的峰值為32.2cm2/Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行熱處理，可以進一步提高場效應遷移率。圖37C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的熱處理時的電晶體 特性。此時場效應遷移率的峰值為34.5cm2/Vsec。
藉由意圖性地加熱基板，可以期待降低濺射成膜中的水分被引入到氧化物半導體膜中的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體層中釋放而去除氫、羥基或水分，如上述那樣可以提高場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化．脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體會能夠實現理想的超過100cm2/Vsec的場效應遷移率的峰值。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，在該熱處理同時或藉由在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還有助於實現電晶體的常截止化。將不意圖性地加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用作通道形成區的電晶體有臨界值電壓漂移到負一側的傾向。然而，在採用藉由意圖性地加熱基板來形成的氧化物半導體膜時，可以解決該臨界值電壓的負漂移化的問題。換言之，臨界值電壓向電晶體成為常截止的方向漂移，並且從圖37A和圖 37B的對比也可以確認到該傾向。
另外，也可以藉由改變In、Sn及Zn的比率來控制臨界值電壓，作為組成比採用In：Sn：Zn=2：1：3來可以實現電晶體的常截止化。另外，藉由作為靶材的組成比採用In：Sn：Zn=2：1：3，可以獲得結晶性高的氧化物半導體膜。
將意圖性的基板加熱溫度或熱處理溫度設定為150℃以上，較佳設定為200℃以上，更佳設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，可以實現電晶體的常截止化。
另外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，可以提高對於閘極偏壓．應力的穩定性。例如，在2MV/cm，150℃且一個小時施加的條件下，可以使漂移分別為小於±1.5V，較佳為小於1.0V。
實際上，對在形成氧化物半導體膜後不進行加熱處理的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vds設定為10V，而對電晶體的Vg-Id特性進行測量。另外，Vds示出汲極電壓(汲極電極和源極電極的電位差)。接著，將基板溫度設定為150℃，將Vds設定為0.1V。然後，以使施加到閘極絕緣層的電場強度成為2MV/cm的方式將Vg設定為20V，一直保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vds設定為10V，而進行 電晶體的Vg-Id測量。將該測試稱為正BT測試。
與此同樣，首先將基板溫度設定為25℃，將Vds設定為10V，對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vds設定為0.1V。然後，以使施加到閘極絕緣層的電場強度成為-2MV/cm的方式將Vg設定為-20V，一直保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vds設定為10V，對電晶體的Vg-Id進行測量。將該測試稱為負BT測試。
圖38A示出樣品1的正BT測試的結果，而圖38B示出負BT測試的結果。另外，圖39A示出樣品2的正BT測試的結果，而圖39B示出負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的臨界值電壓變動分別為1.80V及-0.42V。另外，樣品2的因正BT測試及負BT測試而發生的臨界值電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的臨界值電壓變動都小，由此可知其可靠性高。
熱處理可以在氧氣圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理之後在含有氧的氣圍中進行熱處理。藉由在上述那樣的氣圍下進行熱處理，可以使氧化物半導體膜中含有過剩的氧。藉由在首先進行脫水化．脫氫化之後將氧添加到氧化物半導體膜，可以進一步提高熱處理的效果。此外，作為後面添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。由此，也可以使氧化物半導體膜中含有過剩的氧。
雖然在氧化物半導體中及該氧化物半導體與接觸於該氧化物半導體的膜的介面容易產生由氧缺陷導致的缺陷，但是藉由該熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充後面產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016/cm3以上且2×1020/cm3以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
此外，藉由熱處理至少在氧化物半導體的一部分中含有結晶，可以獲得更穩定的氧化物半導體膜。例如，在使用組成比為In：Sn：Zn=1：1：1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線衍射(XRD：X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線衍射觀察到明確的衍射峰值。
實際進行In-Sn-Zn-O膜的XRD分析。作為XRD分析，使用Bruker AXS公司製造的X線衍射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在完成了脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氣圍下使用濺射裝置以100W(DC)的功率來形成 In-Sn-Zn-O膜。作為靶材使用原子數比為In：Sn：Zn=1：1：1的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖42示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B中當2θ為35deg近旁及37deg至38deg時觀察到起因於結晶的峰值。
像這樣，藉由在形成以In、Sn、Zn為主要成分的氧化物半導體時意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。
該基板加熱或熱處理起到不使膜中含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來可以實現高純度化，由此可以實現電晶體的常截止化，並且藉由氧化物半導體被高純度化來可以使截止電流為1aA/μm以下。在此，上述截止電流值的每單位示出每通道寬度1μm的電流值。
圖43示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T) 。
明確而言，如圖43所示那樣，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10-18A/μm)以下，當85℃時設定為100zA/μm(1×10-19A/μm)以下，當室溫(27℃)時設定為1zA/μm(1×10-21A/μm)以下。較佳地，當125℃時可以將其設定為0.1aA/μm(1×10-19A/μm)以下，當85℃時設定為10zA/μm(1×10-20A/μm)以下，當室溫時設定為0.1zA/μm(1×10-22A/μm)以下。
當然，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，較佳充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止水分被包含在膜中，作為濺射氣體較佳使用其露點為-70℃以下的氣體。另外，較佳使用靶材本身不含有氫或水分等雜質的被高純度化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳形成原本就不含有水分的膜。
另外，在使用形成氧化物半導體膜之後進行650℃的加熱處理的樣品B的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vds設定為10V。此外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電 極與一對電極重疊的部分的寬度稱為Lov，並且將一對電極的從氧化物半導體膜超出的部分的寬度稱為dW。
圖40示出Id(實線)及場效應遷移率(虛線)的Vg依賴性。另外，圖41A示出基板溫度與臨界值電壓的關係，而圖41B示出基板溫度與場效應遷移率的關係。
根據圖41A可知基板溫度越高臨界值電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下臨界值電壓為1.09V至-0.23V。
此外，根據圖41B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm2/Vs至32cm2/Vs。由此，可知在上述溫度範圍內電特性變動較小。
在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm2/Vsec以上，較佳設定為40cm2/Vsec以上，更佳設定為60cm2/Vsec以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘極電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。另外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用Si半導體製造的積體電路中混裝有使用氧化物半導體形成的電晶體，也可以實現具有新的功能的積體電路而不用犧牲工作速度。
以下，對將In-Sn-Zn-O膜用於氧化物半導體膜的電晶體的一個例子進行說明。
圖44A和圖44B是共面型的頂閘頂接觸結構的電晶體的俯視圖以及剖面圖。圖44A示出電晶體的俯視圖。另外，圖44B示出對應於圖44A的鏈式線A-B的剖面A-B。
圖44B所示的電晶體包括：基板1200；設置在基板1200上的基底絕緣層1202；設置在基底絕緣層1202附近的保護絕緣膜1204；設置在基底絕緣層1202及保護絕緣膜1204上的具有高電阻區1206a及低電阻區1206b的氧化物半導體膜1206；設置在氧化物半導體膜1206上的閘極絕緣層1208；以隔著閘極絕緣層1208與氧化物半導體膜1206重疊的方式設置的閘極電極1210；與閘極電極1210的側面接觸地設置的側壁絕緣膜1212；至少與低電阻區1206b接觸地設置的一對電極1214；以至少覆蓋氧化物半導體膜1206、閘極電極1210及一對電極1214的方式設置的層間絕緣膜1216；以及以藉由設置在層間絕緣膜1216中的開口部至少與一對電極1214中的一方連接的方式設置的佈線1218。
另外，雖然未圖示，但是還可以包括覆蓋層間絕緣膜1216及佈線1218地設置的保護膜。藉由設置該保護膜，可以降低因層間絕緣膜1216的表面傳導而產生的微小洩漏電流，而可以降低電晶體的截止電流。
此外，示出與上述不同的將In-Sn-Zn-O膜用於氧化物半導體膜的電晶體的另一個例子。
圖45A和圖45B是示出在本實施方式中製造的電晶體的結構的俯視圖以及剖面圖。圖45A是電晶體的俯視圖。另外，圖45B是對應於圖45A的鏈式線A-B的剖面圖。
圖45B所示的電晶體包括：基板1600；設置在基板1600上的基底絕緣層1602；設置在基底絕緣層1602上的氧化物半導體膜1606；與氧化物半導體膜1606接觸的一對電極1614；設置在氧化物半導體膜1606及一對電極1614上的閘極絕緣層1608；以隔著閘極絕緣層1608與氧化物半導體膜1606重疊的方式設置的閘極電極1610；覆蓋閘極絕緣層1608及閘極電極1610地設置的層間絕緣膜1616；藉由設置在層間絕緣膜1616中的開口部與一對電極1614連接的佈線1618；以及以覆蓋層間絕緣膜1616及佈線1618的方式設置的保護膜1620。
作為基板1600使用玻璃基板，作為基底絕緣層1602使用氧化矽膜，作為氧化物半導體膜1606使用In-Sn-Zn-O膜，作為一對電極1614使用鎢膜，作為閘極絕緣層1608使用氧化矽膜，作為閘極電極1610使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜1616使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線1618使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜1620使用聚醯亞胺膜。
另外，在具有圖45A所示的結構的電晶體中，將閘極電極1610與一對電極1614重疊的部分的寬度稱為Lov。同樣地，將一對電極1614的從氧化物半導體膜1606超出 的部分的寬度稱為dW。
實施方式7
在本實施方式中，使用圖23A至圖23F對將上述的實施方式所說明的半導體裝置應用於電子裝置的情況進行說明。在本實施方式中，對將上述半導體裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資訊終端(包括可攜式遊戲機、聲音再現裝置等)、數位相機、數碼攝像機、電子紙、電視裝置(也稱為電視或電視接收機)等的電子裝置的情況進行說明。
圖23A示出筆記本型個人電腦，包括外殼701、外殼702、顯示部703以及鍵盤704等。在外殼701和外殼702中的至少一個中設置有之前的實施方式所示的半導體裝置。因此，可以實現一種筆記本型個人電腦，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖23B示出可攜式資訊終端(PDA)，其本體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還包括用於操作可攜式資訊終端的觸屏筆712等。在本體711中設置有之前的實施方式所示的半導體裝置。因此，可以實現一種可攜式資訊終端，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖23C示出安裝有電子紙的電子書閱讀器720，包括 外殼721和外殼723的兩個外殼。外殼721和外殼723分別設置有顯示部725和顯示部727。外殼721和外殼723由軸部737相連接，且可以以該軸部737為軸進行開閉動作。另外，外殼721包括電源開關731、操作鍵733以及揚聲器735等。在外殼721和外殼723中的至少一個中設置有之前的實施方式所示的半導體裝置。因此，可以實現一種電子書閱讀器，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖23D示出行動電話機，包括外殼740和外殼741的兩個外殼。再者，外殼740和外殼741滑動而可以從如圖23D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、照相用透鏡747以及外部連接端子748等。此外，外殼740包括進行行動電話機的充電的太陽電池單元749和外部記憶體插槽750等。另外，天線內置在外殼741中。在外殼740和外殼741中的至少一個中設置有之前的實施方式所示的半導體裝置。因此，可以實現一種行動電話機，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖23E示出數位相機，包括本體761、顯示部767、取景器763、操作開關764、顯示部765以及電池766等。在本體761中設置有之前的實施方式所示的半導體裝置。因此，可以實現一種數位相機，其中寫入和讀出資訊的 速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖23F示出電視裝置770，包括外殼771、顯示部773以及支架775等。可以藉由外殼771具有的開關和遙控操作機780來進行電視裝置770的操作。在外殼771和遙控操作機780中安裝有之前的實施方式所示的半導體裝置。因此，可以實現一種電視裝置，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
如上所述，本實施方式所示的電子裝置安裝有根據之前的實施方式的半導體裝置。所以，可以實現耗電量被降低的電子裝置。
120‧‧‧半導體層
122‧‧‧絕緣層
122a‧‧‧閘極絕緣層
124‧‧‧掩模
126‧‧‧雜質區
128a‧‧‧閘極電極
128b‧‧‧導電層
130‧‧‧雜質區
132‧‧‧雜質區
134‧‧‧通道形成區
136‧‧‧絕緣層
138‧‧‧絕緣層
140‧‧‧絕緣層
142a‧‧‧源極電極
142b‧‧‧汲極電極
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極
148b‧‧‧導電層
150‧‧‧絕緣層
154‧‧‧佈線
156‧‧‧絕緣層
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容器
170‧‧‧儲存單元
201‧‧‧儲存單元陣列
202‧‧‧列驅動電路
203‧‧‧行驅動電路
204‧‧‧控制器
205‧‧‧I/O控制電路
206‧‧‧計數器
207‧‧‧電位產生電路
221‧‧‧位元線及源極線驅動電路
222‧‧‧列解碼器
223a‧‧‧模擬開關
223b‧‧‧模擬開關
224‧‧‧電路
225‧‧‧電路
226‧‧‧鎖存群
227‧‧‧鎖存器
228‧‧‧選擇器
229‧‧‧選擇器
230‧‧‧緩衝器
231‧‧‧閘極線及電容線驅動電路
232‧‧‧行解碼器
321‧‧‧NAND電路
322‧‧‧位準轉移器
323‧‧‧負載
324‧‧‧讀出放大器
325‧‧‧NAND電路
331‧‧‧NAND電路
332‧‧‧位準轉移器
333‧‧‧NAND電路
334‧‧‧位準轉移器
335‧‧‧多工器
336‧‧‧多工器
400‧‧‧絕緣層
401‧‧‧閘極電極
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
404a‧‧‧氧化物導電層
404b‧‧‧氧化物導電層
405a‧‧‧源極電極
405b‧‧‧汲極電極
410‧‧‧電晶體
420‧‧‧電晶體
427‧‧‧絕緣層
430‧‧‧電晶體
437‧‧‧絕緣層
440‧‧‧電晶體
441‧‧‧電晶體
442‧‧‧電晶體
450a‧‧‧結晶氧化物半導體層
450b‧‧‧結晶氧化物半導體層
453‧‧‧氧化物半導體層
500‧‧‧半導體基板
510‧‧‧單晶半導體基板
512‧‧‧氧化膜
514‧‧‧脆化區
516‧‧‧單晶半導體層
518‧‧‧單晶半導體層
701‧‧‧外殼
702‧‧‧外殼
703‧‧‧顯示部
704‧‧‧鍵盤
711‧‧‧本體
712‧‧‧觸屏筆
713‧‧‧顯示部
714‧‧‧操作按鈕
715‧‧‧外部介面
720‧‧‧電子書閱讀器
721‧‧‧外殼
723‧‧‧外殼
725‧‧‧顯示部
727‧‧‧顯示部
731‧‧‧電源開關
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧軸部
740‧‧‧外殼
741‧‧‧外殼
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧照相用透鏡
748‧‧‧外部連接端子
749‧‧‧太陽電池單元
750‧‧‧外部記憶體插槽
761‧‧‧本體
763‧‧‧取景器
764‧‧‧操作開關
765‧‧‧顯示部
766‧‧‧電池
767‧‧‧顯示部
770‧‧‧電視裝置
771‧‧‧外殼
773‧‧‧顯示部
775‧‧‧支架
780‧‧‧遙控操作機
1101‧‧‧基底絕緣層
1102‧‧‧埋入絕緣物
1103a‧‧‧半導體區
1103b‧‧‧半導體區
1103c‧‧‧半導體區
1104‧‧‧閘極絕緣層
1105‧‧‧閘極
1106a‧‧‧側壁絕緣物
1106b‧‧‧側壁絕緣物
1107‧‧‧絕緣物
1108a‧‧‧源極電極
1108b‧‧‧汲極電極
1200‧‧‧基板
1202‧‧‧基底絕緣層
1204‧‧‧保護絕緣膜
1206‧‧‧氧化物半導體膜
1206a‧‧‧高電阻區
1206b‧‧‧低電阻區
1208‧‧‧閘極絕緣層
1210‧‧‧閘極電極
1212‧‧‧側壁絕緣膜
1214‧‧‧電極
1216‧‧‧層間絕緣膜
1218‧‧‧層間絕緣膜
1600‧‧‧基板
1602‧‧‧基底絕緣層
1606‧‧‧氧化物半導體膜
1608‧‧‧閘極絕緣層
1610‧‧‧閘極電極
1614‧‧‧電極
1616‧‧‧層間絕緣膜
1618‧‧‧佈線
1620‧‧‧保護膜
在附圖中：圖1A1、圖1A2、圖1B以及圖1C是半導體裝置的電路圖；圖2是半導體裝置的方塊圖；圖3A至圖3C是半導體裝置的方塊圖及電路圖；圖4是半導體裝置的電路圖；圖5是半導體裝置的電路圖；圖6是是半導體裝置的方塊圖；圖7是半導體裝置的電路圖；圖8是半導體裝置的電路圖； 圖9A、圖9B1至圖9B5是半導體裝置的電路圖；圖10是半導體裝置的電路圖；圖11是時序圖；圖12是時序圖；圖13是時序圖；圖14是半導體裝置的電路圖；圖15是時序圖；圖16是時序圖；圖17A和圖17B是半導體裝置的剖面圖及平面圖；圖18A至圖18G是關於SOI基板的製造製程的剖面圖；圖19A至圖19E是關於半導體裝置的製造製程的剖面圖；圖20A至圖20D是關於半導體裝置的製造製程的剖面圖；圖21A至圖21D是關於半導體裝置的製造製程的剖面圖；圖22A至圖22C是關於半導體裝置的製造製程的剖面圖；圖23A至圖23F是電子裝置的圖；圖24是半導體裝置的方塊圖；圖25是半導體裝置的方塊圖；圖26A和圖26B是半導體裝置的剖面圖；圖27A至圖27C是關於半導體裝置的製造製程的剖面圖； 圖28A至圖28C是半導體裝置的剖面圖；圖29A至圖29E是說明氧化物材料的結構的圖；圖30A至圖30C是說明氧化物材料的結構的圖；圖31A至圖31C是說明氧化物材料的結構的圖；圖32是說明藉由計算得到的遷移率的閘極電壓依賴性的圖；圖33A至圖33C是說明藉由計算得到的汲極電流和遷移率的閘極電壓依賴性的圖；圖34A至圖34C是說明藉由計算得到的汲極電流和遷移率的閘極電壓依賴性的圖；圖35A至圖35C是說明藉由計算得到的汲極電流和遷移率的閘極電壓依賴性的圖；圖36A和圖36B是說明用於計算的電晶體的剖面結構的圖；圖37A至圖37C是示出電晶體的特性的圖；圖38A和圖38B是示出電晶體的特性的圖；圖39A和圖39B是示出電晶體的特性的圖；圖40是示出電晶體的特性的圖；圖41A和圖41B是示出電晶體的特性的圖；圖42是示出氧化物材料的XRD光譜的圖；圖43是示出電晶體的特性的圖；圖44A和圖44B是半導體裝置的剖面圖及平面圖；圖45A和圖45B是半導體裝置的剖面圖及平面圖。
本發明的選擇圖為圖2。
170‧‧‧儲存單元
201‧‧‧儲存單元陣列
202‧‧‧列驅動電路
203‧‧‧行驅動電路
207‧‧‧電位產生電路
224‧‧‧電路
226‧‧‧鎖存群
335‧‧‧多工器

Claims (14)

  1. 一種半導體裝置，包括：包括m×n個儲存單元的儲存單元陣列；驅動電路；K位元的計數器(K是自然數)；以及電位產生電路，其中，該驅動電路在該儲存單元的每個列中包括K位元的鎖存器部、具有K位元的多工器的寫入電路，及讀出電路，以及其中，該寫入電路與該電位產生電路及該K位元的鎖存器部連接，其中，該K位元的計數器與該讀出電路連接。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；以及包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體，其中，該第一電晶體為p通道型電晶體，並且該第二電晶體為n通道型電晶體。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；以及 包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體，其中，該第二電晶體的該第二通道形成區包含氧化物半導體。
  4. 根據申請專利範圍第1項之半導體裝置，其中，該K位元的鎖存器部與該寫入電路及該讀出電路連接。
  5. 一種半導體裝置，包括：包括m×n個儲存單元的儲存單元陣列；第一驅動電路；第二驅動電路；K位元的計數器(K是自然數)；電位產生電路；位元線；源極線；以及閘極線，其中，該儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；以及包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體，其中，該第一通道形成區包含與該第二通道形成區的材料不同的半導體材料，其中，該第一驅動電路在該儲存單元的每個列中包括 K位元的鎖存器部及讀出電路，其中，該K位元的計數器與該讀出電路連接，以及其中，該讀出電路與該K位元的鎖存器部連接。
  6. 一種半導體裝置，包括：包括m×n個儲存單元的儲存單元陣列；第一驅動電路；第二驅動電路；K位元的計數器(K是自然數)；電位產生電路；位元線；源極線；以及閘極線，其中，該儲存單元之一包括.包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；以及包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體，其中，該第一通道形成區包含與該第二通道形成區的材料不同的半導體材料，其中，該第一驅動電路在該儲存單元的每個列中包括K位元的鎖存器部、包括K位元的多工器的寫入電路及讀出電路，其中，該K位元的計數器與該讀出電路連接，以及其中，該K位元的鎖存器部與該寫入電路及該讀出電 路連接。
  7. 根據申請專利範圍第5或6項之半導體裝置，其中，該源極線與該第一源極電極連接，其中，該位元線與該第一汲極電極及該第二汲極電極連接，其中，該閘極線與該第二閘極電極連接，以及其中，該第一閘極電極與該第二源極電極連接。
  8. 根據申請專利範圍第5或6項之半導體裝置，其中，該第一電晶體為p通道型電晶體，並且該第二電晶體為n通道型電晶體。
  9. 根據申請專利範圍第5或6項之半導體裝置，其中，該第二電晶體的該第二通道形成區包含氧化物半導體。
  10. 根據申請專利範圍第5或6項之半導體裝置，其中，在該位元線與該源極線之間，包括該儲存單元之一的多個儲存單元並聯連接。
  11. 根據申請專利範圍第5或6項之半導體裝置，其中，在該位元線與該源極線之間，包括該儲存單元之一的多個儲存單元串聯連接。
  12. 根據申請專利範圍第5或6項之半導體裝置，其中，該讀出電路包括負載、讀出放大器及NAND電路，其中，該讀出放大器與該NAND電路的輸入的一方連接， 其中，儲存讀出線與該NAND電路的輸入的另一方連接，以及其中，該K位元的鎖存器部與該NAND電路的輸出連接。
  13. 根據申請專利範圍第5或6項之半導體裝置，其中，該電位產生電路與該第一驅動電路及該第二驅動電路連接。
  14. 根據申請專利範圍第5或6項之半導體裝置，其中，該K位元的計數器與該K位元的鎖存器部的輸入電連接。
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