JPH06101231B2

JPH06101231B2 - 半導体多値記憶装置

Info

Publication number: JPH06101231B2
Application number: JP60233237A
Authority: JP
Inventors: 真志堀口; 正和青木; 儀延中込; 伸一池永; 勝博下東; 清男伊藤; 英夫中村; 利明増原; 修湊
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-10-21
Filing date: 1985-10-21
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPS6295796A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体多値記憶装置に係り、特に低い電源電圧
にも単位記憶素子当りの蓄積情報レベルが極めて多く、
消費電力の小さい半導体多値記憶装置に関する。

〔発明の背景〕

半導体ダイナミツクランダムアクセス記憶装置（以下DR
AMと略す）に代表される半導体記憶装置（以下半導体メ
モリと略す）は年々集積度の高いものが開発されてきて
おり、半導体メモリの単位記憶素子（以下メモリセルと
略す）および周辺回路はますます微細化している。しか
しながら、このような微細化による集積度の向上には、
ホトリソグラフイやエツチングなどの要素プロセス技術
の大幅な進歩が伴う必要があり、要素プロセス技術の開
発にある程度時間がかかるのが通例である。

これに対して大容量半導体メモリに対する需要は高まる
一方であつて、たとえば最近めざましい発展をとげてい
る事務用小形コンピユータおよびその端末などのような
新しい分野において、大容量で低消費電力の半導体メモ
リが渇望されているなど、既存の半導体メモリでは単に
集積度だけでなく、消費電力などの他の性能面でも不満
足であるとすら言われるようになつている程である。

上記のような需要に答える為に、現状のプロセス技術
で、より高集積な半導体メモリを実現するものとして多
値記憶装置（多値メモリ）が有効な手段として考えられ
る。これはメモリセル１個当りに３値以上の情報を記憶
させることによつて実質的な集積度を上げようとするも
のである。

従来から知られている多値メモリとしては電荷転送素子
（以下CTDと略す）を用いたものがある。これらはたと
えばアイ・イー・イー・イー，ジヤーナル・オブ・スリ
ツドステート・サーキツツ（IEEE Journal of Solid−S
tate Circuits.）sc−16,No.5,第472−478ページ,1981
年10月やプロシーデイングス・オブ・ザ・ナインス・コ
ンフアレンス・オン・スリツド・ステート・デバイスイ
ズ（Proceedings of the 9th Conferenceon Solid−Sta
te Devices.）1977年，第263−268ページ,1978年１月刊
に詳しく説明されている。

しかしながら、CTDを用いた多値メモリは、今日まで余
り実用化されていない。理由はCTDに特有な有限の転送
効率によつて、本質的にアナログ信号である多値情報が
減衰してしまうことを防止する為に、多値のレベルを余
り多くできない点、あるいは転送効率を高くする為に、
駆動パルス電圧を高くする必要があつて、元来が大きな
容量性負荷の素子であることと併せて消費電力が極めて
大きくなつてしまう点、また精度の高い多値情報と２進
情報との変換機構が各CTDのループに必要とされること
などの為、メモリセルは小さくできても周辺回路上の制
約から集積度が上らない点などである。

上記問題点などを解消する多値メモリとしてXYアドレス
形のダイナミツクメモリ（DRAM）に多値を記憶させ、検
出，書き込み系に多値情報と２進情報との変換機構を設
けることが考えられる。XYアドレス形にすると転送効率
は考えなくとも良く、駆動すべきゲートも少なくなるの
で消費電力は減る。しかしながらDRAMを多値メモリ化す
るには以上のような極めて難かしい問題を解決する必要
がある。まずメモリセルにたとえば最大５V_PPのダイナ
ミツクレンジ（これを分割して多値情報とする）の多値
情報を蓄積していたとしても、データ線容量がメモリセ
ル容量に比べて１桁ないしそれ以上大きいことが多いの
でこれをデータ線上に読出すとたとえば最大500mV_PP以
下のダイナミツクレンジになつてしまう。このような小
さな信号を精度よく増幅してデジタル値に変換する多値
情報の読み出し機構を多数チツプ上に搭載するのは多値
のレベル数が少ない場合を除き非常に難かしい。とくに
多値情報の読み出し機構をデータ線毎に設けることは、
データ線のピツチが粗くないと極めて困難である。

ここで注意すべきことは、多値メモリは、通常の２値記
憶のメモリと比べて同等ないしそれ以下の大きさのチツ
プの上に同等ないしそれ以上の記憶セルを設けてこそ大
容量メモリとして意味があることである。もし多値化に
よつてチツプの寸法が大きくなつたり、記憶セルの集積
度が下がるようでは何ら魅力のないメモリにしかならな
い。すなわち、現在のDRAMの１メモリセルの信号電荷量
がQ_S′であつたとき、製作プロセス技術が同等なら多値
メモリの１つのレベルに許される信号電荷量はＮ値の多
値のとき大体Q_S′/Nとなり極めて厳しい条件である。し
たがつてXYアドレス形の多値メモリには微少信号を精度
良く増幅できる増幅器と、小形で精度の高い多値情報の
読み出し機構とが同時に必要であり、従来はこれができ
なかつたために、この種の多値メモリはほとんどかえり
見られなかつた。

〔発明の目的〕

本発明の目的は、上記問題点を解消して、新しいXYアド
レス形の多値メモリを実現し、大容量で消費電力の小さ
い半導体メモリを提供することにある。

〔発明の概要〕

上記目的に達成するために本発明では、大容量メモリに
好適な新規な微小電圧増幅器と、極めて簡単かつ低消費
電力でありながら高精度な多値情報の読み出し，書き込
み機構を併せ持ち、低消費電力の周辺回路を有する多値
メモリを提供する。これによりたとえば小形のコンピユ
ータシステムで、体積が大きく電力を必要とする磁気デ
イスク装置を半導体メモリで置きかえるようなことすら
可能にするものである。

〔発明の実施例〕

以下本発明を実施例により説明する。以下の実施例では
情報を担う信号電荷キヤリアとして電子を用いて記憶す
る場合につき説明するが、正孔を用いる場合にも、電源
やパルスの極性および半導体の導電形を逆にするなどし
て全く同様に適用できる。

第１図は本発明の一実施例の構成ブロツク図である。図
中１はメモリセルを配列したメモリアレー、２はワード
線駆動回路、３はデコーダ、４はメモリセルから読み出
された信号を増幅するためのセンス回路、５はメモリセ
ルの多値情報を２値（デイジタル）情報の形で一時記憶
しておくための一時記憶回路、６はデータ線選択回路、
10はアドレスバツフア、11はWE（ライトエネーブル信
号）バツフア、12,13,14,15はそれぞれ第1,第2,第3,第
４のタイミング発生回路、16は電圧レギユレータ、17は
階段波発生回路、18はリフレツシユ制御のためのオシレ
ータ、19はリフレツシユアドレスを与えるためのアドレ
スカウンタ、20は４および５を駆動するためのドライ
バ、21は誤り訂正符号（ECC）による符号化・復号回
路、22は欠陥救済回路、23は入力バツフア、24は出力バ
ツフアである。

メモリアレー１の詳細を第２図に示す。メモリセル30は
１個のMOSトランジスタ31と１個の蓄積容量32から成る
もので、ダイナミツクRAM（DRAM）に用いられているも
のと同じである。この蓄積容量32としては、基板平面上
に設けたものだけでなく、基板内に溝を掘つたものや、
基板上に積層したものを用いてもよい。ただし、DRAMの
場合は蓄積容量32に電荷が蓄積されているか否かによつ
て“0"または“1"の１ビツトの情報を記憶するのに対
し、本メモリの場合は蓄積容量32が蓄積される電荷の量
をｑ通り（ｑ≧３）に変えることによつて、“0",“1",
“2",…，“ｑ−1"というｑ値の情報を記憶する点が異
なる。たとえばｑ＝16とすれば１個のメモリセルに４ビ
ツトの情報を記憶することができ、DRAMの４倍の集積度
が実現できる。なお、40はメモリセルに多値情報を書き
込むための回路である（その動作は後述）。

本メモリは４個のメモリマツトを有し、各メモリマツト
はのメモリセルから成る（ただし、後述の欠陥救済のため
にN₁本、誤り訂正のためにN₂本の冗長データ線を設けて
いる）。したがつて全体の記憶容量は、である。たとえばＭ＝Ｎ＝1024,q＝16ならば、4Mビツト
の記憶容量となる。本メモリでは左右のマツトのメモリ
セルを１個ずつ選択し、計２log₂ｑビツトを単位として
読み出し、書き込みを行う。

すなわち、データ入出力端子I/Ojを２log₂ｑ個有する。
読み出し，書き込みの単位はlog₂ｑビツトの整数倍にし
た方が制御が簡単になる。

第３図にメモリアレー１の他の実施例を示す。本実施例
の特徴はデータ線をＳ個に分割したことである。すなわ
ち、メモリアレー全体を走る主データ線36と、メモリセ
ルが接続されている副データ線37との間をスイツチ38を
開閉する。副データ線37は、選択されたメモリセルが接
続されている１本のみを主データ線36に接続し、他の
（Ｓ−１）本はスイツチ39によつて電源V_Lに接続する。

このような分割を行うことによる利点の１つはデータの
容量が小さくなることである。たとえば２層配線を用い
る場合、主データ線を第２層で、副データ線を第１層で
配線することによつて、比較的容量の小さい第２層配線
がメモリアレー全体を走り、比較的容量の大きい第１層
配線は全体のだけがデータ線容量に寄与することになるので全体のデ
ータ線容量を低減することができる。

分割を行う他の利点は、データ線とメモリセルのプレー
ト33、あるいはデータ線と基板との間の結合容量が少な
くなることである。後述のように、本メモリの動作時に
は全データ線の電位が一斉に変動することがあるが、こ
のとき結合容量によつてプレートや基板の電位が変動す
ると、雑音を生ずる原因となる。本メモリは従来のDRAM
に比較して信号量が小さいため、特に雑音を小さくでき
るような設計が望ましい。上記のようにデータ線を分割
すれば、結合容量による電位変動をほぼにすることができる。

なお、第２図および第３図に示したメモリアレーはいず
れも折り返しデータ線方式であるが、オープンデータ線
方式であつても本発明は適用できる。しかし、雑音の低
減という点では折り返しデータ線方式の方が望ましい。

次に、多値情報の読み出し，書き込み方式について説明
する。以下の説明では多値のレベル数ｑをｑ＝４（すな
わち１メモリセルに２ビツトの情報を記憶する）とす
る。

第４図は多値情報の読み出し時の動作を説明する図であ
る。図中51はワード線34に印加される階段波パルスφ_Ｘ
である。52はメモリセル30の電子に対するポテンシヤル
EPで、54は蓄積容量32、55はMOSトランジスタ31、56は
データ線35のそれぞれのポテンシヤルに対応しており、
情報がポテンシヤルが高い（電位が低い）方向である。
57はプレート33、58はMOSトランジスタ31のゲートをそ
れぞれ示している。

今仮に“2"のレベル（２進情報では“10"）がメモリセ
ルに記憶されていたとする。ワード線34に印加する階段
波パルスφ_Ｘを時刻t₁，t₂，t₃，…に対応して順次上昇
させる。t₁〜t₃までは信号電荷は出ないが、t₃〜t₄とt₄
〜t₅とでそれぞれ信号電荷がデータ線35上に読み出され
る。この読み出された信号をセンス回路４で増幅して一
時記憶回路５に送る。t₁〜t₂とt₂〜t₃とでは信号電荷が
読み出されないので“無”という情報が送られ、t₃〜t₄
とt₄〜t₅とでは信号電荷が読み出されるので“有”とい
う情報が送られる。一時記憶回路５はこれらの情報を記
憶している（一時記憶回路の詳細は後述）。

上記の多値情報の読み出し方式の特長は、メモリセルか
ら信号電荷が出た後は、電荷パケツトは“有",“無”の
２値情報を担うだけであり、多値情報は、一時記憶回路
と階段波パルスφ_Ｘとを制御するタイミングt₁〜t₅が実
効的に担つていることである。これによりデータ線上の
信号電圧は精度の高いアナログ値の増幅を必要とせず、
通常のメモリのような２値情報として扱うことができ
る。したがつて高集積メモリ実現のための障害となるよ
うな大規模，大電力の回路は不必要であり、低消費電力
で超高集積メモリを実現することができる。

第５図は多値情報の書き込み時の動作を説明する図であ
る。図中60はデータ線35の電圧、61はワード線34に印加
される階段波パルスφ_Ｘ、62はメモリセル30の電子に対
するポテンシヤルで、位置54〜56,電極57,58は第４図に
おけると同様である。

書き込みのときは、まずデータ線リセツト信号φ_DDを高
レベルにしてリセツト用MOSトランジスタ41を導通さ
せ、データ線を低レベル（この場合0V）にする（t₆〜
t₇）。今“2"のレベルを書き込むときには、φ_Ｘが対応
するレベルに達したとき（t₈〜t₉）、書き込み用MOSト
ランジスタ42を介してデータ線を高電位に引き上げる。
このタイミングは一時記憶回路５の出力とタイミング信
号φ_W2により行う。これによりメモリセルには63のよう
に“2"のレベルが残される。ここでもやはり多値情報の
書き込みはタイミング（t₇〜t₁₁）によつて行われてい
るので、回路構成はきわめて簡単であり高集積化が可能
であり、消費電力も小さい。

第５図，第４図に示した書き込み，読み出し機構で大き
な特長は、情報蓄積容量への書き込みと読み出しを同一
のMOSトランジスタ31を介するために、φ_Ｘのレベルが
場所によつて変わるようなことがなければ、１つのレベ
ルに対応した信号電荷量は場所によつてほとんど変わる
ことはないことである。すなわち、蓄積容量をC_S、MOS
トランジスタ31のしきい電圧をV_ThS、書き込みのときの
φ_ＸをV_W、読み出しのときのφ_ＸをV_Rとすると、書き込
まれたときの蓄積容量の電圧V_Sは、V_S＝V_W−V_ThS、読み
出された後のV_SはV_S＝V_R−V_ThS、であるので、読み出さ
れる信号電荷量Q_Sは、 Q_S＝C_S｛（V_R−V_ThS）−（V_W−V_ThS）｝＝C_S（V_R−V_W）となり、基板電圧効果が少なければQ_SはV_ThSによらず一
定になる。したがつてメモリモルのしきい電圧V_ThSが場
所的なバラツキをもつていても、信号電荷量Q_Sはほぼ一
定であり、精度良く情報判定できる。このことは多値の
レベルの深い（多い）多値メモリでは、φ_Ｘのステツプ
電圧（Δφ_Ｘ）をたとえば200mV以下のように、MOS LSI
のチツプ内しきい電圧バラツキとオーダが近いレベルに
するので、極めて重要なことである。

第６図は多値情報の書き込みの他の方法を説明する図で
ある。第５図との相違点はワード線の駆動方法である。
すなわち、本図においてはφ_Ｘを立ち下げるときに一旦
低レベル（たとえば0V）に下げ、その後に新しいレベル
に設定するという方法をとつている。書き込むためのデ
ータ線の立ち上げは、φ_Ｘが低レベルになつている間に
行う。この方法の利点は動作の安定性に優れていること
である。すなわち、データ線を立ち上げた時にデータ線
とワード線と容量結合によりワード線の電位が上昇する
と、MOSトランジスタ30のゲート下のポテンシヤル（位
置55）が下がり、電荷63の一部が流出してしまう。ワー
ド線の電位があらかじめ低レベルに（すなわちポテンシ
ヤルが高く）なつていれば多少電位が上昇しても電荷の
流出は起こらず、正確なレベルの書き込みが可能であ
る。これは特にワード線のインピーダンスが高い場合に
有効である。

なお、このワード線の駆動方法の実現方法としては、階
段波発生回路で第６図に示すような波形の電圧を発生し
てもよいが、階段波発生回路の出力は第５図のような波
形とし、デコーダを一時的に非選択状態にすることによ
つてワード線を低レベルに下げるという方法でもよい。

第７図は多値情報の書き込みのさらに他の方法を説明す
る図である。第５図との相違点はデータ線の駆動方法で
ある。すなわち、第５図の場合はデータ線35,35Dを同時
に立ち下げ、立ち上げていたが、本図の場合は選択され
たメモリセルが接続されている側のみを60に示すように
立ち下げ，立ち上げ、反対側は60Dに示すように書き込
みのタイミングで立ち下げる。この方法の利点は第６図
の場合と同様に動作の安定性に優れていることである。
すなわち、データ線のメモリセル側とその反対側との電
位とが互いに逆方向に動くため、ワード線との間の容量
結合の効果が相殺され、ワード線の電位変動は少なくな
る。したがつて電荷63の流出は少なく、正確なレベルの
書き込みが可能である。また、データ線とプレートとの
間の容量結合の効果も同様に相殺されるので、プレート
の電位変動が少なくなり、安定な動作が可能になる。

なお、このデータ線の駆動方法を実現するには、書き込
み回路40の構成をたとえば第８図のように変更すればよ
い。この回路では、選択されたメモリセルが35側にある
か35D側にあるかを示す信号を用いて、35,35Dの電位を制御している。たとえば選択
されたメモリセルが35側にあるときa₁が高レベル、が低レベルである。データ線のリセツトのときはMOSト
ランジスタ41が導通,41Dが非導通なので、データ線の35
側のみの電位が立ち下がる。書き込みのときは、MOSト
ランジスタ45が導通,45Dが非導通なので、データ線の35
側のみの電位が立ち上がる。なお、ここでCS3は、前述
の多値情報の読み出しのときは低レベル，多値情報の書
き込みのときは高レベルとなる信号である。多値情報の
読み出しのときは45,45Dをともに非導通とすることによ
り、35,35D間にアンバランスが生ずるのを防止してい
る。35が高レベルとなることによつてMOSトランジスタ4
7Dが導通するので、35Dは46D,47Dを通して接地される。
ここでφ_W2は書き込みのときのみに高レベルとなる信号
である。

次にセンス回路４について説明する。第９図に回路図を
示す。図中70はダミーセル、80はフアツトゼロセル、90
はバイアス電荷転送形増幅器（以下BCTアンプと略
す）、100はセンスアンプ、110はセンス系リセツト回
路、120はセンス出力選択回路である。

ダミーセル70は、MOSトランジスタ71,73および蓄積容量
72から成る。71および72はメモリセルにおける31および
32にそれぞれ対応するものであり、72の容量値は32の容
量値C_Sに等しい。

このダミーセルは、前述の多値情報の読み出しの際に用
いられ、メモリセルから読み出された信号の増幅を差動
で行う際の基準信号を与えるものである。あらかじめ、
MOSトランジスタ73を介して蓄積容量72を接地した後、
メモリセルのワード線に印加する階段波パルスφ_Ｘと同
期してダミーセルのワード線74のうちの１本に階段波パ
ルスφ_XHを印加する。このとき、選択されたメモリセル
がデータ線の35側に接続されていれば35D側のダミーセ
ルを、35D側ならば35側のダミーセルを選択しなければ
ならない。階段波パルスφ_XHのステツプ電圧Δφ_XHは、
メモリセルに印加される階段波パルスφ_Ｘのステツプ電
圧Δφ_Ｘのほぼとする。このようにすれば、ダミーセルからは毎回C_S・
Δφ_XH≒C_S・Δφ_Ｘ/2だけの電荷が読み出される。メモ
リセルから読み出される信号電荷量はC_S・Δφ
_Ｘ（“有”の場合）または０（“無”の場合）であるか
ら、“有”と“無”の場合のほぼ中間の電荷量がダミー
セルから読み出され、差動増幅の基準として用いること
ができる。

この方式の特長は、ダミーセルの蓄積容量72の容量値が
メモリセルの蓄積容量32の容量値と同じでよいというこ
とである。ダミーセルの方式としては、72の蓄積容量値
を32のほぼとし、そのかわりに印加する階段波パルスのステツプ電
圧を等しくするという方法でもよいが、72と32との容量
比（1:2）の設定が加工ばらつきを考慮すると必ずしも
簡単ではない。それに対して本方式では、72と32とは同
一形状のものを用いることができるので、加工ばらつき
があつてもその容量値を等しくすることは容易であり、
差動増幅の基準信号を正確に作ることができる。

BCTアンプ90は、２個の電荷転送用MOSトランジスタ91,9
3、およびバイアス電荷注入用デプリーシヨン形MOSトラ
ンジスタ92から成る。これは、データ線35（35D）から
センスアンプ100の入力端95（95D）へ電荷を転送するこ
とによつて電圧を増幅する回路である。以下、第10図に
従いその動作を説明する。

まずデータ線35,35Dを十分低い電圧に設定する。そのた
めには、書き込み回路40として第２図に示した回路を用
いた場合は、リセツト用MOSトランジスタ41を介してデ
ータ線を接地すればよい。40として第８図に示した回路
を用いた場合は、データ線短絡用MOSトランジスタ48を
用いて35と35Dとを短絡すればよい。35と35Dとは（前回
の書き込みが終了した後は）一方が0V,他方が電源電圧V
_CCになつているので、短絡によつてとなる。

次にφ_T3，φ_T1を高レベル、_SAC，_SARを低レベルに
してMOSトランジスタ111,102および91〜93を通してデー
タ線35,35Dの電位をV_T3H−V_Th3Hにセツトする（第10図
（Ｂ−１））。ここでV_T3HとはMOSトランジスタ93に印
加されるパルスφ_T3の高レベル電圧、V_ThT3とは93のし
きい電圧（基板効果を含む）である。また、このとき同
時にMOSトランジスタ92の反転層に蓄えるバイアス電荷
量をセツトする。次にφ_T3，φ_T1を低レベルにした後、
前述のようにメモリセルおよびダミーセルからデータ線
35,35Dに信号電荷96を読み出す（第10図（Ｂ−２））。
次にφ_T3を高レベル，φ_T2を低レベルにしてバイアス電
荷をデータ線35,35Dに移す（第10図（Ｂ−３））。デー
タ線の容量はMOSトランジスタ92の容量を比べてかなり
大きいので、バイアス電荷は大部分データ線側に移る。
このときバイアス電荷は信号電荷と混じり合う。次にφ
_T2を高レベルにして混じり合つた電荷をMOSトランジス
タ92の反転層に取り込む（第10図（Ｂ−４））。さらに
φ_T3を低レベル，φ_T1を高レベルにして、センスアンプ
の入力端95,95Dへ電荷を転送する（第10図（Ｂ−
５））。このときφ_T1およびφ_T2はバイアス電荷をセツ
トしたとき（第10図（Ｂ−１））と同じ状態であるか
ら、バイアス電荷は転送されずに信号電荷だけが98のよ
うに転送される。

駆動パルスのタイミングを第10図（Ａ）に示す。多値情
報の読み出しのためには、上記バイアス電荷転送過程を
ｑ回またはｑ−１回くり返す必要があるが、t₂₂〜t₂₇の
部分をくり返せばよい。

なお、駆動パルス、特にφ_T3とφ_T1のレベルは、高い精
度が要求されるので、電圧レギユラレータ16によつて安
定化された電圧を用いることが望ましい。

ここで大きな容量C_D上の微小電荷Q_Sを小さな容量Ｃ（MO
Sトランジスタ92の容量）へ効率良く移せる理由は次の
通りである。

すなわち、通常MOSトランジスタ93がカツトオフ状態に
あると、微小信号が96のようにデータ線上へ来ても、電
圧振幅が小さいためにほとんどMOSトランジスタ93下で
は電流が流れない。これは93が極めて低レベルのテーリ
ング領域にあるからである。ところが、バイアス電荷が
データ線上へ送られるとテーリングの動作点が上がり、
桁違いに大きな電流が流れ、例えば99％くらいの電荷が
MOSトランジスタ92の反転層に移る。この中には信号電
荷も99％含まれてり、MOSトランジスタ91によつて、バ
イアス電荷を差引けば、極めて良い転送効率で信号電荷
をセンスアンプ入力端95へ移すことができる。

上記電荷転送で重要なことは、信号電荷の転送は（Ｂ−
４），（Ｂ−５）で示すように各ゲートが飽和モードで
行うことである。もし非飽和モードで行うと、容量分割
で信号電荷の転送は十分に行われない。

なお、φ_T1を高レベルにするタイミングt₂₆は99のよう
にφ_T3が高レベルになつている間t₂₄〜t₂₅としてもよ
い。こうすると、信号電荷はデータ線からMOSトランジ
スタ92の反転層を経由して、センスアンプの入力端へ一
度に転送される。この方法の利点は、92の容量が比較的
小さいときでも信号電荷が反転層にあふれてMOSトラン
ジスタ93が非飽和になるのを防止できることである。

第11図に別の駆動方法を示す。第10図（Ａ）との相違点
は、φ_T2を高レベルにするタイミングt₂₄においてφ_T3
を一度低レベルに下げることである。この方法の特長
は、データ線からMOSトランジスタ92の反転層への転送
開始による電位上昇がMOSトランジスタ93のゲート容量
を通してゲートに伝達されるのを防止できることであ
る。これは特に93のゲートの配線のインピーダンスが高
い場合に有効である。

なお、バイアス電荷を注入するためにここではデプリー
シヨン形MOSトランジスタ92を用いているが、必ずしもM
OS容量である必要はなく、固定容量たとえばフイールド
上に積層した容量を用いてもよい。

次にフアツトゼロセル80について説明する。これはダミ
ーセル70とほぼ同じ構成であるが、異なる点は２本のフ
アツトゼロワード線84に同時に階段波パルスφ_XFを印加
することである。こうすると、データ線35および35Dに
は毎回、信号電荷以外にフアツトゼロ電荷Q_Fが注入され
る。したがつて、センスアンプの入力端95および95Dへ
は信号電荷とフアツトゼロ電荷の和が転送されるが、こ
のときフアツトゼロ電荷はMOSトランジスタ91の転送効
率を上げる（前述のバイアス電荷がMOSトランジスタ93
の転送効率を上げるのと同じ原理）という役割を果た
す。なお、このフアツトゼロ電荷は95,95Dの双方に等し
く加わるため、差動増幅器の動作には影響を与えない。

以上説明したように、BCTアンプとフアツトゼロセルと
を用いることによつて、きわめて高効率で信号電荷をデ
ータ線からセンスアンプ入力端へ転送することが可能に
なる。転送によつてその電圧はC_D／C_A倍に増幅される
（C_Aはセンスアンプの入力容量）。C_AはC_Dに比べてかな
り小さくすることができるので、データ線上のきわめて
微小な信号電圧をセンスアンプでセンス可能な程度にま
で増幅することができる。

次にセンスアンプ100について説明する。これは第９図
に示すように、ｎチヤネルMOSトランジスタ101を交差結
合したラツチ、ｐチヤネルMOSトランジスタ103を交差結
合したラツチ、および両者の間を開閉するためのMOSト
ランジスタ102から成る。以下第12図に従つてそに動作
を説明する。

入力端子95,95Dはあらかじめ電源電圧V_CCに設定されて
いる。前述のBCTアンプが動作して信号電荷が転送され
て来ると106,106Dに示すように電圧が下がる。106と106
Dとの差が、BCTアンプによつて増幅された信号電圧があ
る。次にセンスアンプ駆動信号を低レベルにして、ｎチ
ヤネルMOSトランジスタ101から成るラツチを動作させ
る。このとき、φ_SAは最初は徐々に立下げる方がセンス
感度向上の点で望ましい。これによつて95,95D間の信号
電圧は107,107Dのように増幅され、低電圧側（ここでは
107）はφ_SAの低レベルに等しくなる。次に_SACを低レ
ベルにしてMOSトランジスタ102を導通させ、ｐチヤネル
MOSトランジスタ103から成るラツチを動作させる。これ
によつて高電圧側が108Dのように電源電圧V_CCにまで回
復する。次にφ_LIを高レベルにしてMOSトランジスタ121
または121D（アドレス信号a₁によつて選択）を導通さ
せ、増幅された結果を出力125に出す。最後にφ_SAを高
レベルに、_SARを低レベルにして95,95D,105,105Dを電
源電圧V_CCにセツトして次回の動作に備える。

このセンスアンプの特長は、BCTアンプが動作している
間はMOSトランジスタ102が非導通状態であるために、入
力容量C_Aが小さいことである。すなわち、C_Aに寄与する
のはノード95（95D）の容量のみであり、105（105D）の
容量は含まれない。特にMOSトランジスタ103のゲート容
量がC_Aに寄与しないことは、C_A低減の上で有効である。
前述のように、BCTアンプの増幅率はC_Aに反比例するの
で、C_Aが小さいことは微小な信号まで検出できることを
意味する。

このセンスアンプの他の特長は、ｐチヤネルMOSトラン
ジスタ103のソースを電源V_CCに接続できるということで
ある。センスアンプとしては第13図に示した回路を用い
てもよいが、このときはｐチヤネルMOSトランジスタの
ソースは信号φ_SAPとなる。それに対して第９図の回路
ならばこれを電源にすることができるので、隣接した回
路、たとえば図に示したようにセンス系リセツト回路11
0の電源の配線と共用することができ、面積が節約でき
る。

第14図は第１図に示した一時記憶回路の具体的な回路構
成の実施例を示す図である。同図に示す如く、この実施
例では、一時記憶回路は、書き込み用310、および読み
出し用311の２つのブロツクから成る。但し第14図およ
び次の第15図，第16図は多値記憶レベル数として“0"か
ら“3"の４値（２ビツト）の場合につき示したが、これ
はレベル数が他の値のときでも同様にして、回路を拡張
又は縮少すれば、本発明が適用できる。

第15図は、メモリセルの情報を一時記憶回路へ読み出す
モード（期間T_DI）、一時記憶回路から該回路の外部へ
読み出すモード（期間T_DR）、および一時記憶回路のデ
ータをメモリセルへ書き込むモード（期間T_D）のパルス
タイミングを示す図である。第16図は外部から一時記憶
回路にデータを書き込むモード（期間T_DW）、およびこ
のデータを一時記憶回路からメモリセルへ書き込むモー
ド（期間T_D）のパルスタイミングを示す図である。

第14〜16図を用いて、本実施例の説明をする。第14図に
おいて301,302は書き込み用一時記憶回路の記憶素子、3
31,332は読み出し用一時記憶回路の記憶素子であり、こ
の例では301,331を最下位、302,332を最上位のビツト情
報に対向させてある。

制御線303には読み出し制御パルスφ_V0，書き込み制御
パルスの逆相パルス_D0および入力データの最下位ビツ
ト情報パルスφ_DW0が各モードに従つて印加される。制
御線304へは303と逆相（HighとLowが逆）のパルスが印
加される。305（306）へも同様にφ_V1（_V1），
_D1（φ_D1），φ_DW1（_DW1）が各々印加される。制御線
333（334）へは読み出し制御パルスφ_V0（φ_V1）が印加
され、またデータ出力時にはメモリセルからの情報に従
つてビツト情報（の反転）がφ_DR0（φ_DR1）として伝送
される。但し（φ_DW0，φ_DW1）は回路外部からの入力デ
ータを伝えるパルス、（_DR0，_DR1）は回路外部への
出力データである。

メモリセルの情報の読み出しは、期間T_DIに行われる。
第15図に示すようにφ_V0，_V0，φ_V1，_V1を２進コー
ドに従つて段階波φ_Ｘと同期しながら順次変化させる。
一方メモリセルから読み出された情報は、センスアンプ
出力φ_inとして現われる。この例では“1"の多値情報
（２進コードで下位を左側にして（10））であるので
（φ_V0，φ_V1）＝（H,L）のときにφ_inがHighからLowに
変化する。

スイツチ307を導通、308を335側へ接続しておけば、記
憶素子のストアノード（B₀ _０），（B₁ _１），A₀，A₁
には各々（High,Low）（Low,High）High,Lowが蓄えられ
る。この状態を以下と表わす。

一時記憶回路のデータを外部に出力するときの波形は、
期間T_DR（第15図）に示す。まず350に示すように、制御
線333,334をHighにプリチヤージする。次に351のよう
に、列選択パルスφ_ＳをHighにするとの情報に従つて333又は334が放電する。この例ではであるのでφ_DR0＝L,φ_DR1＝Highである。これをインバ
ータを通すことにより正規の２進コードのデータとして
出力する。

一時記憶回路のデータをメモリセルに再書き込みすると
きは期間T_D（第15図）に示すようなパルスを印加する。
但しスイツチ307は非導通、308は336側に導通にしてお
く。_ＷをLowにして書き込み線300をHighにプリチヤー
ジした後、制御パルス_D0，φ_D0，_D1，φ_D1に各々Lo
w,High,Low,Highのパルスを与える。これをと表わすことにする。

この例では、この最初の制御パルスが印加されると、記
憶素子302のストアノード_１と制御線306がともにHigh
であるので、トランジスタ321,322を介して書き込み線3
00が放電される。すなわち第15図に401で示すようにφ
_outとしてT_D0の期間はLowが出力される。

以下同様にして制御パルスを２進コードを逆からたどつ
て（LH,HL）（HL,HL）のように順次印加する。

の情報と制御パルス情報が一致する第３番目だけは、の各エレメントに“H"が一致するものがないので、φ
_outはT_D2の期間に403で示すようにHighが出力される。
他の期間はの各エレメントの中に“H"が一致するものがあり、これ
に対応するトランジスタを介して、書き込み線300が放
電され、φ_outとしてLowが出力される（401,402,40
4）。

ここでφ_D0，φ_D1はメモリアレーに印加される段階波パ
ルスφ_Ｘと同期しており、Highがφ_outに現われた時点
で書き込みゲートが作動して、メモリに書き込まれたデ
ータ（ビツト情報）に対応する多値情報（上記の例では
“1"）がメモリセルに蓄積される。

データを外部から書き込むときは、第16図のようにす
る。但しスイツチ307は非導通、308は336側へ接続して
おく。期間T_DWに入力データがφ_DW0，φ_DW1として送ら
れる。列選択パルスφ_ＳをHighにしてφ_DW0，_DW0，φ
_DW1，_DW1の情報を記憶素子内にとり込む。この例では
（φ_DW0，φ_DW1）＝（H,L）であるのでが蓄えられる。この情報を、制御パルスφ_D0，φ_D1との一致検出によつてメモリ
セルに書き込む過程は、前記の再書き込みと同様である
（期間T_D）。

第14図に示した一時記憶回路は次のような特長を持つて
いる。すなわち多値情報レベルがＭ＝2^Nであつたとき、
記憶素子数がＭではなくＮに比例しており、多値レベル
数が多いときでも一時記憶回路の占有する面積は余り大
きくならず多値記憶方式による高集積化に適している。
また書き込み用ブロツク310は２進コードから多値デー
タへのデコーダ、読み出し用ブロツク311は多値データ
から２進コードへのエンコーダであるので、各列内でデ
コード，エンコードができ、多値に対応した多数の配線
を、一時記憶回路上に設ける必要がなく、この点でも高
集積化に適している。

さらに本実施例に示したように一時記憶回路を書き込
み，読み出しの２つのブロツクに分けることによりデー
タの外部への読み出しを、列アドレスパルスφ_Ｓにより
選択するだけで２進コードデータが出力されるようにで
きるので列方向の高速連続読み出しが可能である。

また書き込み用ブロツクでは、（B₀，_０）（B₁，B₁）
の如く１つの記憶素子φに正反１対のビツト情報を蓄
え、制御パルスも（_D0，φ_D0）（_D1，φ_D1）のよう
に正反１対のパルスを印加することにより、書き込み２
進コドのデコードと、メモリセルから読み出された情報
の再書き込みに必要な一致検出とが同じ回路で同時に実現されている。すなわち、通例
一致検出回路には排他論理和（Exclusive−OR）を用い
た複雑な回路が必要であるが、上記の実施例では、スト
アノードへのスイツチゲート（トランスフアゲート；例
えば第７図の323,324）を含めて６個のトランジスタで
記憶素子が実現でき、一時記憶部の面積縮少に効果が大
きい。

ここで、上記実施例中、記憶素子内のストアノードB₀
_０，B₁ _１（A₀，A₁も）は、このようなトランジスタの
ゲートとソース（orドレイン）から成るものでなくと
も、他のメモリセル構造、たとえばフリツプフロツプ形
のメモリセルなどを用いてもよい。但し実施例に示した
単純な構造は、集積度を上げる点では最も有利である。

また上記実施例では、外部とやりとりするデイジタル情
報を２進コードに選び、制御パルスφ_D0，φ_D1，φ_V0，
φ_V1の印加順は２進コードあるいはその逆順に従つた
が、これはこれに限らず、0,1の２元のデジツトから成
るコード（符号）であれば何でもよく、たとえばグレイ
コードを用いてもよい。グレイコードを用いると、多値
情報がメモリセル内で１レベル（１値）エラーを起こし
たようなときでも、１ビツト分のエラーにしかならない
ので、周辺回路での修正が容易である。また制御パルス
の印加順が例えば（LLHH）（LHHL）のようにＨとＬが各
々一かたまりになるので、制御線の充放電の回数が
φ_V0，φ_V1のようなパルスでは減り、消費電力の低減を
図ることができる。

データ線選択回路６は、第17図に示すようにシフトレジ
スタ120を用いてシリアルに選択する方式である。もち
ろんシフトレジスタのかわりにデコーダを置いてランダ
ムに選択できるようにしてもよいが、アクセス時間が長
いメモリなので、ランダムアクセスはブロツク単位のみ
とし、ブロツク内はシリアルアクセスとする方が実用的
である。ただし、シフトレジスタによる選択はデータ線
８本単位であり、８本中の１本はアドレス信号a_i，a_i＋
_１，a_i＋_２によつてランダムに選択できる。そのため、
データ線選択信号φ_Ｙをa_i，a_i＋_１，a_i＋_２によつてプ
リデコードした信号φ_Y000〜φ_Y111を作り、これらの信
号をシフトレジスタの出力との論理積をとつてデータ線
を選択信号としている。したがつて、シフトレジスタに
含まれるＤフリツプフロツプ121の個数はである。

この方法は、すべてシリアルアクセスにする方法に比べ
て、Ｄフリツプフロツプを配置する間隔が８倍になるた
め、レイアウト設計が楽であるという利点がある。ま
た、後述の誤り訂正回路においては、一連のシリアルア
クセスの対象となるメモリセルを１つの訂正のブロツク
としているため、同一ブロツクに属するメモリセルは互
いにデータ線８本分以上離れているので同時に誤る確率
が低いという利点がある。

ワード線を選択するためのデコーダ３は、従来のメモリ
に用いられているのと同じものでさしつかえない。ワー
ドドライバ２も従来と同じ回路でもよいが、また第18図
に示す回路を用いてもよい。この回路の特長は、駆動用
MOSトランジスタとして、ｎチヤネルMOSトランジスタ13
1とｐチヤネルMOSトランジスタ132との並列接続を用い
ている点にある。ワード線34には前述のとおり階段波パ
ルスを印加するので、電圧が高いときでも低いときでも
電流駆動能力がほぼ一定になるようにすることが望まし
い。上記のような構成にすれば、両MOSトランジスタの
定数を調節することによつてほぼ電流駆動能力を一定に
することができる。

第19図に示したのは、半導体多値記憶装置の階段波発生
回路17の一実施例である。図中１はメモリアレー、1150
はインバータ、1055および1151〜1153はインバータの負
荷トランジスタのバイアス回路、1154,1155はワード線
電圧をアナログ信号出力と接地電位とに切換えるための
切換回路、1081はインバータの動作点の初期設定のため
のMISスイツチ、1020は帰還容量、1201〜1204は駆動容
量、1205は容量の駆動回路である。

第19図において1050と1051は定電流負荷のインバータを
構成している。トランジスタ1050のドレイン（点）に
トランジスタ1140〜1144で構成される出力回路（ドライ
バー）を接続し、そのバツフアの出力（OUT2）をインバ
ータの出力としている。トランジスタ1140〜1141にてプ
ツシユプルの出力段を、1142〜1144にて、出力段をバイ
アスして常時電流を流し、出力段のトランジスタ1140,1
141が同時に非導通となつて出力が高インピーダンスと
なることを防いでいる。すなわち1140〜1144にて、AB数
のプツシユプル・ドライバーを構成している。

この例では回路の出力振幅を広げるために、MISトラン
ジスタの一部をしきい値電圧の低い（低V_TH）Ｎチヤネ
ルMISトランジスタ1141,1143とPNP型のバイポーラトラ
ンジスタ1140,1142にて構成している。インバータの出
力電圧をV_CCから0Vに遷移させる入力電圧V_INは、駆動MI
Sトランジスタのしきい値電圧V_TH近傍の値となる。この
値を得るために初期設定に際しては、インバータの入力
と出力OUT2を、スイツチ1081を導通させ、短絡してい
る。その後、動作時には、スイツチ1081を非導通にし、
インバータの入出力間に帰還容量1020を、入力には複数
の駆動容量1201〜1204が接続された状態となる。インバ
ータの電圧ゲインは充分高く設定してあるので、出力電
圧の変化に際しても入力電圧はほとんど変化せず、点
は仮想接地点とみなすことができる。したがつて、出力
電圧V_OUTは、と表せる。ここにC_Iは駆動容量1201〜1204の値、C_Fは帰
還容量1020の値、Q₀〜Q₃はシフトレジスタ210〜212の出
力の状態を表わす（0or1）値である。これにより、Q₀〜
Q₃の状態により、それに対応するアナログ信号電圧を出
力に得ることができる。

第19図は５レベルの階段波を与える回路であり、５値の
情報の記憶を行うメモリに適用できる。第19図中31がメ
モリセルトランジスタの１つに、34が選択したワード線
に対応している。プリチヤージパルスφ_ＰがV_CCのとき
には、ワード線はトランジスタ1156を通して接地電位に
引き落とされ、φ_Ｐが0Vのとき、すなわち動作状態のと
きには、ドライバーの出力OUT2に接続される。帰還容量
1020の一端は、ドライバーの他の出力端子OUT1に接続し
ている。このように、負荷を駆動する出力端子と帰還を
かける出力端子を分けたのは、大きな負荷容量を駆動す
るときに問題になる出力電圧のオーバシユートを防ぐた
めである。1055,1151〜1153によつて構成されるバイア
ス回路において、1151と1055が、定電流負荷にバイアス
を与えるためのものであり、1152,1153はアナログ信号
出力回路が動作状態にないとき（φ_Ｅが0V）に不要な電
力消費を避けるために設けられたスイツチである。駆動
容量の一端は共通にインバータの入力に接続され、他端
はＣ−MIS（Complementaly MIS）インバータの出力で駆
動している。電源電圧V_CCが変動した場合でも安定した
アナログ出力信号電圧を得るために、Ｃ−MISインバー
タの電源には、V_CCとは独立な電圧レギユレータ16によ
つて、安定化された電圧V_RIを与えるようにしている。
容量1201〜1204は等しい値となるように設計している
が、製作条件等により素子値がばらつくことが考えられ
る。多値メモリにおいては、読み出しと書き込みを行う
電圧レベル（第21図中のと、と、と、と
）に差がないことが望まれるため、ここでは双方向シ
フトレジスタ1210〜1212によりＣ−MISインバータを駆
動している。１つの双方向シフトレジスタの回路の構成
例を第20図に示す。上昇時の入力D₁は上昇駆動パルスφ
_XU，_XUによつて開閉されるMISスイツチ1160,1161を通
して第１段目のＣ−MSIインバータ（1165,1166）の入力
に接続される。同様に、下降時の入力D₂は下降駆動パ
ルスφ_XD，_XDによつて開閉されるMISスイツチ1162,11
63を通してに接続される。また上昇，下降の共通駆動
パルスφ_X2，_X2によつて開閉されるMISスイツチ1168,
1169は第１段目のＣ−MISインバータの出力と第２段目
のＣ−MISインバータとの間に接続されている。

４つの双方向シフトレジスタ1207,1210〜1212は第14図
に示すように接続される。これにより、上昇時にはQ₀〜
Q₃の順に0VからV_RIへの電圧の遷移が生じる。また下降
時には、これとは逆にQ₃〜Q₀の順にV_RIから0Vへの電圧
の遷移が生じる。このように、上昇時と下降時のシフト
の方向を逆にすることで、駆動容量間にばらつきがあつ
ても、読み出し時と書き込み時の電圧を一致させること
ができる。

この例では、駆動容量をデイジタル信号で駆動せずにシ
フトレジスタの出力で駆動しているが、これは、デイジ
タル信号で駆動する場合に発生し易い出力のノツチを防
ぐためである。ノツチとは、デイジタル信号の内容が切
変わる際に各デイジツト間に変化のタイミングのずれが
わかる場合、過度的に変化前後のアナログ信号電圧範囲
を超えた出力電圧が発生することである。

第21図には本実施例における駆動パルスと点の電圧、
およびワード線34上で観測されるアナログ信号出力φ_Ｘ
の波形を示す。時刻t₃₀においてφ_Ｅパルスを0VからV_CC
としてアナログ信号発生回路を初期設定状態にする。こ
のときφ_ＰパルスはV_CCレベルに保たれているためMISス
イツチ1081は導通状態であり、OUT1,OUT2および点の
電圧はしきい値電圧V_TH（1170）まで上昇する。その後
時刻t₃₁においてφ_Ｐパルスを0VとしMISスイツチ1081を
閉じて動作状態にする。このとき同時に、ワード線にV
_THなる電圧が出力される（）。メモリセルトランジス
タ31のV_THと、アナログ信号発生回路のインバータの駆
動トランジスタ1050のV_THをほぼ等しくする（そのため
には、1050として、31とチヤネル幅，チヤネル長等が同
一のトランジスタを必要な個数だけ並列接続したものを
用いる）ことにより、メモリセルから信号を読み出すと
きに必要とされるワード線の第一ステツプを自動的に得
ることができる。この後、φ_XUパルスとφ_X2パルスを交
互に４回印加すると、φ_X2パルスの立ち上り（例えば特
刻t₃₂）に同期して、Q₀〜Q₃に0VからV_RIに遷移する駆動
パルスが生じ、その結果、出力φ_Ｘとして４段階（〜
）の上昇階段波パルスを得る。同様にメモリセルへの
書き込み時には、φ_XDパルスとφ_X2パルスを交互に４回
印加し、φ_X2パルスの立ち上り（例えば時刻t₃₄）に同
期してQ₃〜Q₀にV_RI→0Vに遷移する駆動パルスが生じ、
出力φ_Ｘとして４段階（〜）の下降階段波パルスを
得る。

本回路は、比較的簡単な構成でありながら、増幅段がイ
ンバータ一段であるため、帰還回路の位相余裕が大き
く、かつ、出力段をAB級のプツシユプルドライバーとし
ているため、オーバーシユートがなく、高速セトリング
であるという特徴を有する。さらに、アナログ電圧の発
生に容量を用いているため、抵抗ストリングを用いたD/
Aコンバータなどに比べ、低消費電力で、かつチツプの
占有面積が少ないため、アナログ／デイジタルを同時に
１つのチツプに集積して、コンパクトなシステムを構成
する際に有効な手段となる。

次に、本メモリの誤り訂正機能について説明する。本メ
モリはソフトエラー対策として誤り訂正符号（以下ECC
と略す）による訂正機能を有する。ECCとしては多元短
縮化巡回符号を用いる。これは次のような特長を有す
る。

（１）メモリセル１個にｑ値（log₂ｑビツト）の情報を
蓄積するので、log₂ｑビツトの情報が同時に誤る可能性
が大きい。これに対しては、ECCとして多重誤り訂正符
号を用いる（たとえばｑ＝８ならば三重誤り訂正符号を
用いる）という方法もあるが、多元（ｑ元）符号を用い
てlog₂ｑビツトの情報をまとめて１つのシンボルとして
扱う方が検査ビツト用のメモリセル数が少なくてよいの
で望ましい。

（２）符号化・復号は、巡回符号の性質を利用して帰還
シフトレジスタ回路を用いてシリアルに行う。こうする
ことによつて符号化・復号回路の規模を小さくすること
ができる。

すなわち、多元短縮化巡回符号を用いると、誤り訂正機
能の導入による面積の増加をきわめて小さくすることが
でき、高集積性を損わずに信頼性の高い半導体メモリを
作ることができる。

次にECCの一例を示す。これはｑ＝16,情報点数ｋ＝128
（すなわち情報ビツト数は４×128＝512）の例である。
まず、Ｇ（ｘ）＝（ｘ＋１）（x₂＋ｘ＋γ¹⁴）＝x³＋γ^３ｘ＋γ¹⁴ を生成多項式とする16元巡回符号を考える（γは位数16
の有限体GF（16）の原始元、γ^４＋γ＋１＝０）。この
符号は符号長255,情報点数252,検査点数３であるが、短
縮化して符号長ｎ＝131,情報点数ｋ＝128,検査点数ｍ＝
３とする。

符号化・復号回路21を第22図に示す。図中140が帰還シ
フトレジスタ回路であり、４個のフリツプフロツプ（14
1,142,143）でそれぞれ１つの16元シンボルを記憶す
る。144および145はそれぞれγ^３およびγ¹⁴による乗算
回路であり、入力シンボルにγ^３あるいはγ¹⁴を掛けた
シンボルを出力する回路である。端子d_in0〜d_in3は入力
バツフア23に、d_out0〜d_out3は出力バツフア24に、d_R0
〜d_R3およびd_W0〜d_W3は一時記憶回路５にそれぞれ接続
されている。141,142,143にそれぞれC₀，C₁，C₂なるシ
ンボルが記憶されている状態でシフトパルスを印加した
ときに新しく141,142,143に記憶されるシンボルをそれ
ぞれC₀′，C₁′，C₂′とすると、φ_EC1が論理0,φ_EC2が
論理１のときには C₂′ x²＋C₁′ x＋C₀′＝ｘ｛（C₂＋d_in）x²＋C₁ｘ＋C
₀｝（mod G（ｘ））なる関係が、φ_EC1が論理１のときは、 C₂′ x²＋C₁′ x＋C₀′＝ｘ｛（C₂＋d_in）x²＋C₁ｘ＋C
₀｝＋d_R （mod G（ｘ））なる関係が成り立つ。ここでd_in，d_Rはそれぞれd_in0〜d
_in3，d_R0〜d_R3から入力される16元シンボルである。な
お、φ_EC2が論理０のときには上記の演算は行われず，
単にシフトされるだけである。

150はx¹²⁴による乗算回路である。すなわち、入力端子1
51,152,153から入つて来る16元シンボルをそれぞれC₀，
C₁，C₂，出力端子154,155,156から出てゆく16元シンボ
ルをそれぞれP₀，P₁，P₂とすると、 P₂x²＋P₁ｘ＋P₀＝x¹²⁴（C₂x²＋C₁ｘ＋C₀）（mod G（ｘ））なる関係が成り立つ。

次にこの回路の動作を説明する。書き込みのときは、ま
ず制御信号φ_EC1を論理０、φ_EC2を論理１、セレクタを
端子Ａが選択される状態にしてd_in0〜d_in3から入力デー
タa₁₃₀，a₁₂₉，…a₃を入れながら帰還シフトレジスタ回
路を128回シフトする（このとき、d_W0〜d_W3には入力デ
ータがそのまま出される）。この時点で141,142,143に
はそれぞれ生成された検査ビツトa₀，a₁，a₂が入つてい
る。この検査ビツトは、Ａ（ｘ）＝a₁₃₀x¹³⁰＋a₁₂₉x¹²⁹＋…＋a₃x³をＧ（ｘ）割
つた剰余Ｒ（ｘ）＝a₂x²＋a₁ｘ＋a₀ の係数である。次にφ_EC1，φ_EC2をともに論理０、セレ
クタを端子Ｂが選択される状態にして３回シフトして
a₂，a₁，a₀を順に取り出す。

読み出しのときは、まずシンドロームを計算する。その
ためにφ_EC1，φ_EC2をともに論理１にして、読み出され
たデータ（検査ビツトを含む）b₁₃₀，b₁₂₉，…b₀をd_R0
〜d_R3から入れながら帰還シフトレジスタ回路を131回シ
フトする。この時点で141,142,143にはそれぞれ生成さ
れたシンドロームS₀，S₁，S₂が入つている。このシンド
ロームは、Ｂ（ｘ）＝b₁₃₀x¹³⁰＋b₁₂₉x¹²⁹＋…＋b₁ｘ＋b₀をＧ
（ｘ）で割つた剰余Ｓ（ｘ）＝S₂x²＋S₁ｘ＋S₀ の係数である。もし誤りがなければＳ（ｘ）＝０である
が、b_iにｅなる誤りがある場合は、Ｓ（ｘ）＝ｅ・xⁱ（mod G（ｘ））となる。次にφ_EC1を論理０、φ_EC2を論理１、セレクタ
を端子Ｃが選択される状態にして再度b₁₃₀，b₁₂₉，…b₀
をd_R0〜d_R3から入れながら帰還シフトレジスタ回路を13
1回シフトする。シフトレジスタの内容は（131−ｉ）回
目には、Ｓ（ｘ）・x^131-i＝ｅ・x¹³¹（mod G（ｘ））となり、x¹²⁴による乗算回路150の出力は、ｅ・x¹³¹・x¹²⁴＝ｅ・x²⁵⁵＝ｅ（mod G（ｘ））となつて、ｘおよびx²の係数（155および156）が０にな
り、定数項（154）が誤りパターンｅに等しくなる。し
たがつて155および156が０になつたことを検出し、その
時点で154を用いて読み出しデータを訂正する。図の160
が訂正を行う回路である。

この回路において、x¹²⁴による乗算回路150を設ける利
点は次のとおりである。150を設けずに入力151,152,153
を出力154,155,156に直結したとすると、シンドローム
生成と訂正との間に帰還シフトレジスタ回路を124回シ
フトしておかねばならない。すなわちシンドロームにx
¹²⁴を掛けた結果、Ｓ（ｘ）・x¹²⁴＝ｅ・xⁱ・x₁₂₄＝ｅ・x¹²⁴⁺ⁱ （mod G（ｘ））をあらかじめ求めておき、その後あらためて（131−
ｉ）回シフトした時にはじめてｅ・x¹²⁴⁺ⁱ・x^131-i＝ｅ・x²⁵⁵＝ｅ（mod G（ｘ））となる。したがつてシフトの回数が124回余分に必要に
なる（これは符号長255の巡回符号を124点短縮化したか
らである）。x¹²⁴による乗算回路を設けておけばそのよ
うな必要はなく、訂正に要する時間を短縮することがで
きる。

次に、欠陥救済回路22について述べる。この回路は、欠
陥のあるデータ線を予備データ線で置換するものであ
る。データ線は前述のようにシリアルに選択されるの
で、従来のランダムアクセスを前提とした欠陥救済の手
法は適用できないが、たとえば特願昭59−140511で提案
されているような方法を用いればよい。また、本実施例
では設けていないがワード線の欠陥救済回路（ワード線
はランダムにアクセスできるので、従来の手法が適用で
きる）を設けてもよい。欠陥救済回路を設けることによ
る面積の増加はきわめて小さくすることができるので、
高集積性を損うことなく歩留りを向上させ、コストを下
げることができる。

次に、本メモリの動作タイミングについて、第23図に従
つて説明する。本メモリは、チツプセレクト信号▲
▼およびデータ転送信号▲▼によつて制御される。
また、▲▼の印加を要求するデータ転送要求信号▲
▼を出す端子を有する。

本メモリは▲▼の立下りでアドレス信号A_iおよびラ
イトエネーブル信号▲▼を取り込む。次に読み出
し、もしくは書き込みの準備が完了したときに信号▲
▼を立ち下げる。▲▼は▲▼が印加され
ると高レベルに戻る。読み出し（第23図（Ａ））、書き
込み（第23図（Ｂ））は▲▼のの印加に同期して行
う。前述のように、１回の▲▼の印加ごとに２log₂
ｑビツトずつ読み出しもしくは書き込みを行い、また▲
▼の印加回数は回であるので、のデータが一連の読み出し、書き込みの対象となる。

ここでデータ転送要求信号▲▼を出す利点は次の
とおりである。メモリセルから多値情報を読み出して一
時記憶回路に入れるまでには、前述のとおり階段波パル
スを順次上昇させ、各回ごとにセンス回路を駆動しなけ
ればならず、またセンス回路にBCTアンプを用いている
ために時間がかかる。また、読み出しのときは誤り訂正
のためのシンドローム生成が必要であるが、書き込みの
ときは必要ないので、▲▼の印加が可能になるまで
の時間は読み出しと書き込みとで異なる。さらに▲
▼印加時に後述のリフレツシユサイクル実施中であつた
場合は、終了するまで待たなければならない。このよう
に▲▼を印加してから▲▼が印加可能になるま
での時間が長く、しかも一定でないため、▲▼が
ないとユーザにとつて使いにくいメモリになる。▲
▼があれば、ユーザは▲▼が出されたことを検
出して▲▼を印加すればよく、時間が一定でないことは特に意識する
必要がなくなる。

次に、上記タイミングを実現するためのタイミング発生
回路について説明する。

本メモリは４つのタイミング発生回路12,13,14,15を有
する。12は多値情報をメモリセルから読み出す際に必要
なタイミング信号を、13は▲▼によるデータ転送と
誤り訂正に必要なタイミング信号を、14は多値情報をメ
モリセルに書き込む際に必要なタイミング信号をそれぞ
れ発生する。15は12〜14の統轄を行う。以下第24図に従
つて説明する。

▲▼が印加されると、第４のタイミング発生回路15
はまずアドレスバツフア10およびWEバツフア11を駆動す
る信号φ_AB1，_AB2を発生する。次に、現在リフレツシ
ユサイクル実行中であるかどうかを判定し、実行中でな
ければ（RFSHが低レベル）即座に、実行中であれば（RF
SHが高レベル）終了するまで待つて信号CSOを発生し、
電荷転送形増幅器の初期設定（第10図（Ｂ−１））等各
回路の初期設定を行う。初期設定が終了すると信号CS1
を発生し、第１のタイミング発生回路12を起動する。

第１のタイミング発生回路12は、多値情報をメモリセル
から読み出して一時記憶回路５に格納するために、階段
波発生回路17,センス回路4,一時記憶回路を駆動するタ
イミング信号を発生する回路である。回路構成を第25図
に示す。図中161は遅延回路群、162は組合せ論理回路、
163はカウンタ、164はフリツプフロツプである。起動信
号CS1が高レベルになると、遅延回路群161とNORゲート1
65とがリングオシレータとなつて発振を始める。遅延回
路群161は入力信号AD0から必要な時間だけ遅延した信号
AD1〜AD9を作る。組合せ論理回路162は、これらの信号
から必要なタイミング信号166を作る。このタイミング
信号の１つでカウンタ163を駆動し、信号を発生した回
数を数える。カウンタの出力がｑ（またはｑ−１）にな
つたとき、すなわちｑ回信号を発生したとき、フリツプ
フロツプがセツトされて信号CS2が立上がる。CS2は発振
を停止させるとともに、第４のタイミングパルス15に動
作終了を知らせる。

このタイミング発生回路の特長は、信号のタイミングは
遅延回路群161で、フオーマツトは組合せ論理回路162で
それぞれ独立に設定できるので、インバータ列による回
路に比べて多様なタイミング信号が発生できることであ
る。また、カウンタの値によつて信号の発生を制御する
（たとえば、最初の１回だけは特定の信号を出さないよ
うにする）ことも容易にできる。

次に第４のタイミング発生回路15は、信号CS3を出して
第２のタイミング発生回路13を起動する。第２のタイミ
ング発生回路13は、データ転送を行うために、データ線
選択回路6,符号化・復号回路21,欠陥救済回路22,入力バ
ツフア23,出力バツフア24を駆動するタイミング信号を
発生する。回路構成を第26図に示す。これは第25図とほ
とんど同じ構成であるが、遅延回路171の入力信号DT0と
して、▲▼とDT4とを各スイツチ177で切り換えるよ
うになつている。これは次の理由による。

前述の誤り訂正の符号化・復号回路の動作は、▲▼
に同期して動作する部分（入力データの取り込みおよび
訂正されたデータの出力）と、▲▼の印加なしに動
く部分（シンドロームの生成など）とがある。したがつ
て前者の場合は▲▼が、後者の場合は▲▼が
（この場合にリングオシレータとなる）遅延回路群171
の入力信号となるようにする。この切換えはカウンタ17
3の出力によつてスイツチ177を制御することにより行
う。

また、データ転送要求信号▲▼を発生することも
この回路の役割の１つである。▲▼発生のタイミ
ングは、書き込みの場合は起動信号CS3を受けた直後、
読み出しの場合はシンドロームの生成が完了したときで
ある。▲▼は最初の▲▼の印加によつてリセ
ツトされる。

タイミング信号の発生が終了すると、この回路は信号CS
4を出して、第４のタイミング発生回路15に動作終了を
知らせる。

次に第４のタイミング発生回路15は、信号CS5を出して
第３のタイミング発生回路14を起動する。第３のタイミ
ング発生回路14は、一時記憶回路５に記憶されている情
報を多値情報に変換してメモリセルに書き込むために、
一時記憶回路５を駆動するタイミング信号を発生する。
回路構成は第25図と同様のもので実現できるので、詳細
な省略する。この回路はタイミング信号の発生が終了す
ると、信号CS6を出して、第４のタイミング発生回路15
に動作終了を知らせる。

第４のタイミング発生回路15はその後、後処理を行つた
後、信号CS7を立上げる。これによりCS0〜CS7が順にリ
セツトされ、サイクルが終了する。

次に素子構造について説明する。第27図は具体的な断面
構造を示す実施例である。図中180はｐ＋層、181はｐエ
ピ層、182はｎウエル、183および184はｎ＋拡散層、185
および186はｐ＋拡散層、187は第１層ゲート、188は第
２層ゲート、189はAl配線、190は素子分離領域、191は
第１層ゲート配化膜、192は第２層ゲート酸化膜、193お
よび194は層間絶縁膜、195はボンデイングワイヤであ
る。196がメモリアレー部、197が周辺回路部、198が入
力回路部である。

この素子構造の１つの特長は、p/p＋エピ基板を用い、
基板を接地したことである。前述のように基板の電位が
変動すると誤動作の原因となるので、基板のインピーダ
ンスはできるだけ低くすることが望ましい。そのために
は、基板の電位を基板電圧発生回路のような回路で与え
るよりも、インピーダンスの低い電源（ここでは接地）
に接続する方がよい。また、エピ基板を用いることも、
基板のインピーダンス低減に有効である。

この素子構造の他は特長は、メモリアレー部と周辺回路
部との間、および周辺回路部と入力回路部との間にｎウ
エルを設け、それに正の電圧でバイアスしたことであ
る。これは、少数キヤリア（ここでは電子）がメモリア
レー内に侵入してメモリアレーの蓄積容量に到達し、記
憶されている情報が失われるのを防ぐためである。この
少数キヤリアは、200,201に示すように周辺回路部や入
力回路部のMOSトランジスタから発生するものと、202の
ように入力端子から発生する（入力電圧にアンダーシユ
ートがあると、ｎ＋−ｐ基板間の接合が順方向になる）
ものとがある。ソモリアレーの周辺をバイアスされたｎ
ウエルで囲んでおけば、そこにポテンシヤルの山ができ
て、少数キヤリアの侵入を防止することができる。ま
た、入力回路部は特に少数キヤリア発生の可能性が大き
いので、その周辺をｎウエルで囲んで発生したキヤリア
が拡散するのを防止することが効果的である。特に図の
ようにエピ基板を用いる場合は、ｎウエルをバイアスす
ることによつて形成された空乏層203がｐ＋層に達する
ようにすることによつて少キヤリアの侵入を完全に防止
でき、効果が大きい。

なお、このｎウエルは、通常のCMOSプロセスで作ること
ができ、特別の工程は必要ない。

第28図はこの素子構造を４マツト構成のメモリに適用し
た場合の平面構成を示す実施例である。ｎウエル182
は、メモリアレー部196の周囲、および入力回路部198と
他の部分との間に設けてある。また、同一基板上にデイ
ジタル回路と、アナログ回路（たとえば前述の階段波発
生回路）とが混在するので、アナログ回路部199の周辺
をｎウエルで囲んでいる。図には示していないが、他に
高インピーダンスのノードをもつような回路、たとえば
前述の一時記憶回路の周囲をｎウエルで囲んでもよい。

〔発明の効果〕

以上説明したように本発明では、大容量メモリに好適な
極めて簡単な構成でありながら低電圧の駆動パルスで微
小電圧を増幅できる増幅器と、同様に回路規模が小さ
く、高集積化に適した、低電圧で駆動できる高精度の多
値情報の読み出し，書き込み機構を併せ備え、低消費電
力のＸ−Ｙアドレス形の多値メモリを提供する。これに
より小形コンピユータシステムなどで望まれている超高
密度の半導体フアイルメモリを実現するものであり、ま
た半導体を用いた小形の記憶装置−例えばICカードなど
−の性能を飛躍的に向上させるものである。

【図面の簡単な説明】

第１図は本発明の実施例の構成ブロツク図、第２図はメ
モリアレーの詳細を示す回路図、第３図はメモリアレー
の構成の他の例を示す回路図、第４図は多値情報の読み
出し動作を説明する図、第５図は多値情報の書き込み動
作を説明する図、第６図は多値情報の書き込みの他の方
法を説明する図、第７図は多値情報の書き込みのさらに
別の方法を説明する図、第８図は書き込み回線を示す
図、第９図はセンス回路を示す図、第10図は電圧増幅動
作を説明する図、第11図は別の駆動方法を示す図、第12
図はセンスアンプの動作を説明する図、第13図は他のセ
ンスアンプの例を示す回路図、第14図は一時記憶回路の
例を示す回路図、第15図，第16図は一時記憶回路への各
モードを説明する図、第17図はデータ線選択回路を示す
回路図、第18図はワードドライバを示す回路図、第19図
は階段波発生回路を示す回路図、第20図は双方向シフト
レジスタを示す回路図、第21図は駆動パルスとアナログ
信号出力の波形を示す図、第22図は符号化・復号化回路
を示す回路図、第23図は本発明の実施例のメモリの動作
タイミングを示す図、第24図はタイミング発生回路の動
作を示す図、第25図は第１のタイミング発生回路を示す
図、第26図は第４のタイミング発生回路を示す回路図、
第27図は本発明の実施例のメモリの断面構造を示す図、
第28図は本発明の実施例のメモリの平面構成を示す図で
ある。１…メモリアレー、２…ワード線駆動回路、３…デコー
ダ、４…センス回路、５…一時記憶回路、６…データ線
選択回路、11…WEバツフア、12,13,14,15…タイミング
発生回路、16…電圧レギユレータ、17…階段波発生回
路、18…オシレータ、19…アドレスカウンタ、20…ドラ
イバ、21…符号化・復号回路、22…欠陥救済回路、23…
入力バツフア、24…出力バツフア。

───────────────────────────────────────────────────── フロントページの続き (72)発明者池永伸一東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者下東勝博東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者伊藤清男東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中村英夫東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者増原利明東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者湊修東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】基板上に、容量を有する記憶セルと、３値
以上の異なる電圧を時系列的に発生し、かつ上記記憶セ
ルの読み出し時に上記電圧を上記記憶セルに印加する電
圧発生回路と、上記電圧を上記記憶セルに印加すること
により上記記憶セルから読み出された情報を２ビット以
上の情報に判定する判定機構と、該判定機構により判定
された情報を一時記憶する一時記憶部と、該一時記憶部
への上記判定された情報の記憶が完了したことを示す信
号を外部へ出力する信号出力手段とを有することを特徴
とする半導体多値記憶装置。
【請求項２】特許請求の範囲第１項記載の半導体多値記
憶装置において、上記一時記憶部は上記記憶セルへの書
き込み情報を記憶する上記第１の一時記憶回路と、上記
記憶セルの上記判定された情報を出力するために上記判
定された情報を記憶する第２の一時記憶回路を有するこ
とを特徴とする半導体多値記憶装置。
【請求項３】特許請求の範囲第１項又は第２項のいずれ
かに記載の半導体多値記憶装置において、上記電圧発生
回路は、反転増幅器と、該反転増幅器の入力と出力との
間に接続された１つの帰還容量と、上記反転増幅器の入
力と出力とに接続され、上記反転増幅器の動作点を設定
する動作点設定手段と、それぞれの一端が高低２つの電
圧レベルのいずれかを印加され、それぞれの他の一端が
上記反転増幅器の入力に接続された複数の駆動容量とを
有することを特徴とする半導体多値記憶装置。
【請求項４】特許請求の範囲第３項記載の半導体多値記
憶装置において、上記複数の駆動容量の容量値は互いに
等しいことを特徴とする半導体多値記憶装置。
【請求項５】特許請求の範囲第３項又は第４項のいずれ
かに記載の半導体多値記憶装置において、上記動作点設
定手段が、動作点の設定に際して上記反転増幅器の入力
と出力とを短絡するスイッチを有することを特徴とする
半導体多値記憶装置。
【請求項６】特許請求の範囲第３項乃至第５項のいずれ
かに記載の半導体多値記憶装置において、上記反転増幅
器は、ｎまたはｐチャネルの絶縁ゲート型トランジスタ
と、負荷素子とを有することを特徴とする半導体多値記
憶装置。
【請求項７】特許請求の範囲第３項乃至第６項のいずれ
かに記載の半導体多値記憶装置において、上記反転増幅
器が、上記絶縁ゲート型トランジスタのゲートを入力と
し、かつ上記負荷素子の一端と接続される上記絶縁ゲー
ト型トランジスタのドレインを出力とする反転増幅回路
と、上記反転増幅回路の出力を入力とする非反転増幅回
路とを有し、上記反転増幅回路の入力と上記非反転増幅
回路の出力を、それぞれ上記反転増幅器の入力と出力と
することを特徴とする半導体多値記憶装置。
【請求項８】特許請求の範囲第７項記載の半導体多値記
憶装置において、上記非反転増幅回路は、ｎチャネルお
よびｐチャネル絶縁ゲート型トランジスタを有するプッ
シュプル回路と、上記プッシュプル回路に定常的に直流
電流を流すバイアス印加手段を有することを特徴とする
半導体多値記憶装置。
【請求項９】特許請求の範囲第７項記載の半導体多値記
憶装置において、上記非反転増幅手段は、ｎチャネル絶
縁ゲート型トランジスタおよびpnpハイポーラトランジ
スタ、あるいはｐチャネル絶縁ゲート型トランジスタお
よびnpnバイポーラトランジスタを有するプッシュプル
回路と、上記プッシュプル回路に定常的に直流電流を流
すバイアス印加手段を有することを特徴とする半導体多
値記憶装置。
【請求項１０】特許請求の範囲第１項乃至第９項のいず
れかに記載の半導体多値記憶装置において、上記一時記
憶部の出力端子の個数が上記記憶セルに蓄積される電圧
レベル数の２の対数をとった値の整数倍であることを特
徴とする半導体多値記憶装置。
【請求項１１】特許請求の範囲第１項乃至第10項のいず
れかに記載の半導体多値記憶装置において、上記基板
は、エピ基板からなり、かつ外部電源に接続され、上記
記憶セルの周囲ウエルを設けられたことを特徴とする半
導体多値記憶装置。
【請求項１２】特許請求の範囲第１項乃至第11項のいず
れかに記載の半導体多値記憶装置において、上記判定さ
れた情報を多元符号により誤り訂正する誤り訂正機構を
有することを特徴とする半導体多値記憶装置。
【請求項１３】特許請求の範囲第12項記載の半導体多値
記憶装置において、上記多元符号はブロック符号であ
り、同一ブロックに属する情報を蓄積する記憶セル同士
が隣接しないことを特徴とする半導体多値記憶装置。
【請求項１４】特許請求の範囲第１項乃至第13項のいず
れかに記載の半導体多値記憶装置において、上記判定機
構は、ドレインとゲートとが交差結合され、ソース同士
が接続された第１の絶縁ゲート型トランジスタ対と、ド
レインとゲートとが交差結合され、ソース同士が接続さ
れ、該第１の絶縁ゲート型トランジスタ対とは逆の導電
形の第２の絶縁ゲート型トランジスタ対と、該第１の絶
縁ゲート型トランジスタ対のドレイン対と該第２の絶縁
ゲート型トランジスタ対のドレイン対との間を開閉する
手段とを少なくとも有することを特徴とする半導体多値
記憶装置。
【請求項１５】特許請求の範囲第１項乃至第14項のいず
れかに記載の半導体多値記憶装置において、上記判定機
構が情報を判定するタイミングを制御するタイミング発
生回路を有することを特徴とする半導体多値記憶装置。
【請求項１６】特許請求の範囲第15項記載の半導体多値
記憶装置において、上記タイミング発生回路は遅延回路
と組合せ論理回路とカウンタを有することを特徴とする
半導体多値記憶装置。
【請求項１７】特許請求の範囲第12項又は第13項のいず
れかに記載の半導体多値記憶装置において、上記誤り訂
正機構は多元巡回符号もしくは多元短縮化巡回符号によ
り誤り訂正をすることを特徴とする半導体多値記憶装
置。