KR930000712B1 - 반도체 집적회로 - Google Patents

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가쯔미 오기우에
유끼오 스즈끼
이꾸로 마스다
마사노리 오다까
히데아끼 우찌다
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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 본 발명의 1실시예에 따른 스테이틱 RAM의 내부 배열을 도시한 블럭도.
제2도는 제1의 어드레스 버퍼 ADB와 행디코더 R-DCR0, R-DCR1, R-DCR 2를 보다 상세하게 도시한 블럭도.
제3도는 제1의 어드레스 버퍼 ADB와 열디코더 C-DCR1을 보다 상세하게 도시한 블럭도.
제4도는 본 발명에서 사용되는 의사 CMOS 반전/비반전 회로를 도시한 회로도.
제5도는 본 발명에서 사용되는 의사 CMOS 3입력 NAND회로를 도시한 회로도.
제6도는 본 발명에서 사용되는 순 CMOS 3입력 NAND회로를 도시한 회로도.
제7도는 본 발명에서 사용되는 의사 CMOS 2입력 NOR회로를 도시한 회로도.
제8도는 본 발명에서 사용되는 순 CMOS 2입력 NOR회로를 도시한 회로도.
제9도는 본 발명에서 사용되는 순 CMOS 2입력 NAND회로를 도시한 회로도.
제10도는 본 발명에서 사용되는 의사 CMOS 인버터를 도시한 회로도.
제11도는 제1의 센스증폭기 선택회로 SASC와 내부 제어신호 발생기회로 COM-GE를 보다 상세하게 도시한 회로도.
제12도는 제1도의 센스증폭기 SAI와 데이타 출력 중간 증폭기 DOIA와 데이타 출력 버퍼 DOB를 보다 상세하게 도시한 회로도.
제13도는 제1도의 데이타 입력 버퍼 DIB와 데이타 입력 중간 증폭기 DIIA1등을 보다 상세하게 도시한 회로도.
제14도는 리드 사이클과 라이트 사이클에서 제1도 내지 제13도에 도시한 실시예의 스테이틱 RAM의 여러 부위에서의 신호 파형도.
본 발명은 메모리셀이 대규모로 집적되어 있는 반도체 집적회로에 관한 것이다.
대규모로 집적된 메모리셀(이하 “반도체 메모리”라 한다)로서 잘 알려진 유형이 RAM이다. RAM(Random Access Memory)은 임시로 정보를 저장하고 필요할때 리드할 수 있는 장치이다. 메모리의 이러한 형태를 리드/라이트 메모리라 한다.
일반적인 경우, RAM은 정보를 저장하는 메모리셀, 외부적으로 특정한 메모리셀을 선택하는 어드레스 회로와 정보의 리드 및 라이트를 제어하는 타이밍회로를 포함하고 있다. RAM에서는 수많은 메모리셀이 매트릭스 형태로 배열되어 있다. 수많은 메모리셀중에서 원하는 메모리셀을 선택하는 조작은 매트릭스에서의 교차점을 선택하므로서 실행된다. 그러므로, 액세스시간은 매트릭스내에서 선택된 메모리셀의 위치(즉, 어드레스)에 관계없이 일정하게 된다.
RAM은 크게 바이폴라 RAM과 MOSRAM의 두 종류로 분류된다.
바이폴라 RAM은 다음과 같은 장점을 갖고 있다.
(1)MOSRAM과 비교해서 더 빨리 동작한다.
(2)메모리셀의 동작이 스테이틱형이고 타이밍의 제어등이 간단하다.
반면에 바이폴라형 RAM은 다음과 같은 단점을 갖고 있다.
(3)MOSRAM과 비교해서 소비전력(특히 바이폴라 RAM이 비동작중일때)이 크다.
(4)MOSRAM과 비교해서 보다 복잡한 제조공정이 필요하고, 높은 집적밀도를 얻기가 더 어렵다.
현재, 바이폴라 RAM은 일반적으로 입출력 레벨의 차이에 따라서 TTL형과 ECL형의 2가지 유형으로 분류된다. ECL 인터페이스의 바이폴라 RAM의 액세스 시 간(리드시)이 4~35nsec 범위내에 있는데 대하여 TTL 인터페이스 바이폴라 RAM의 액세스 시간은 30~60nsec 범위내에 있다.
따라서 바이폴라 RAM은 고속동작이 필요한 여러 메모리 시스템에 사용된다.
그리고, 바이폴라 RMA과 비교해서 MOSRAM은 구조와 제조공정이 더 간단하다. 또, ROSRAM은 소비전력, 저장밀도와 가격에서도 더 유리하다. 그러므로, MOSR AM은 고속동작이 필요하지 않은 여러분야에서 사용되고 있다.
MOSRAM은 다이나믹형과 스테이틱형으로 분류된다. 다이나믹형은 MOSRAM은 비교적 적은 트랜지스터, 즉 비트당 약1~3개의 트랜지스터로 구성되는 메모리셀을 갖고 있다. 그러므로, 동일한 칩면적으로 다음에 설명되는 스테이틱형 MOSRAM보다 비트 밀도가 커진다.
다이나믹형 MOSRAM에서 정보는 메모리셀내의 커패시턴스에 전하의 형태로 저장된다. 커패시턴스에 저장된 전하는 누설전류등에 의해 방전되므로, 메모리셀의 정보는 미리 정해진 시간의 주기내에 리드되고 다시 리라이트(즉, 리프레시)될 필요가 있다.
이와는 달리 스테이틱형 MOSRAM에서는 보통 6개의 소자로 구성되는 플립플롭회로가 메모리셀로서 사용된다. 이런 이유로 다이나믹형 MOSRAM에서 필요한 리프레시가 불필요하게 된다.
스테이틱형 MOSRAM의 액세스 시간이 30~20nsec 범위내인 것에 비하여 다이나믹 MOSRAM의 액세스 시간은 100~300nsec 범위내에 있다. 따라서, MOSRAM의 액세스 시간은 바이폴라 RAM의 액세스 시간과 비교해서 더 큰 값을 갖고 있었다.
그 동안에 포트리도그래픽 기술의 향상 덕분에 반도체 집적회로내의 MISFET의 소자 치수의 축소가 촉진되어 왔다. “1982년 10월 IEEE, Journal of Solid-State Circuits, SC-17권, 5호, 793-797페이지”에 있어서, 2㎛ 설계방법을 기초로 한 웨이퍼 공정기술을 사용하고 있고, 65nsec의 액세스 시간, 200mW의 동작시 소비전력과 100㎛의 비동작시 소비전력을 갖는 64Kbit의 스테이틱 MOSRAM이 발표되어 있다.
ECL형의 바이폴라 RAM의 예로서, 15nsec의 액세스 시간과 800mW의 소비전력을 갖는 4Kbit의 ECL형 바이폴라 RAM이 주식회사 히다찌에서 제조된 “HM 100474-15”라는 제품명으로 판매 되었었다.
상술한 바와 같이, 바이폴라 RAM의 고속이면서 소비전력이 크다는 특징과 MOSRAM의 저속이고 저소비전력이라는 특징과는 전혀 관계없이 반도체 메모리의 저장용량이 1Kbit, 4Kbit, 16Kbit, 64Kbit, 256Kbit, 1Mbit,...., 의 증가로 나타나는 뚜렷한 기술 동향이 있어 왔다.
현재, 반도체 메모리의 소비전력과 바이폴라 트랜지스터의 소자 치수를 결정하는 현재의 포토리도그래픽 기술을 고려할때, 바이폴라 RAM의 저장 용량은 16Kbit로 제한될 것이다.
그 동안에 반도체 메모리(특히, 64Kbit이상에서)의 저장 용량의 증가와 함께 반도체 칩의 면적이 증가하고, RAM의 어드레스회로의 신호선이 큰 면적의 반도체 칩위에 긴 거리로 배열되어 왔다.
어드레스회로의 신호선의 길이가 증가하면 자연히 신호선의 부유용량이 증가하고, 신호선의 등가분포 저항도 증가한다.
이를 극소화를 위해서, 어드레스회로의 신호선의 선폭이 포토리도그래피의 향상으로 2㎛나 그 이하로 될때는 신호선의 등가분포 저항이 더욱 증가하게 된다. 이외에도 저장용량의 증가와 함께 각 회로의 팬 아웃트가 증가하므로, MOSFET의 게이트 용량에 인가되는 부하용량이 다음단에서 크게 증가된다. 따라서 2㎛의 포토리도그래피를 사용하고, 어드레스회로가 CMOS-FET로 구성된 64Kbit MOSRAM에서는 어드레스의 액세스 시간이 30nsec로 제한되게 된다.
본 발명은 ECL형 바이폴라 RAM의 액세스 시간과 동등한 액세스 시간을 갖고, 스테이틱 MOSRAM의 소비전력과 동등한 소비전력을 갖는 반도체 메모리 개발에 관한 것으로 본 발명자에 의해서 이루어졌다.
본 발명의 목적은 고속이면서 소비전력이 작은 반도체 메모리를 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
반도체 메모리내의 어드레스회로, 타이밍회로등에 있어서, 비교적 긴 신호선을 충전, 방전하기 위한 출력 트랜지스터와 큰 팬 아웃트의 출력 트랜지스터는 바이폴라 트랜지스터로 구성되었다. 반면에, 논리 과정을 수행하기 위한 논리회로, 예를 들어 반전, 비반전, NAND와 NOR 조작등은 CMOS 회로로 구성되었다.
CMOS 회로로 구성된 논리회로는 소비전력이 작고, 이 논리회로의 출력신호는 낮은 출력 임피던스를 갖는 출력 트랜지스터에 의해서 신호선으로 전송되므로, 신호 전파시간에 대한 신호선의 부유용량에 의한 영향을 감소시킬 수 있다. 그러므로, 본 발명의 구조를 사용해서 소비전력이 작고, 고속인 반도체 메모리를 제공하고자 하는 목적을 달성할 수 있다.
지금부터 본 발명의 1실시예를 도면을 참조하여 상세히 설명한다.
제1도는 64Kbit의 저장용량을 갖고 단일 비트 단위로 입출력 동작이 수행되는 스테이틱 RAM의 내부 구조를 도시한 것이다. 점선 IC로 둘러싸인 여러 회로블럭은 반도체 집적회로 기술에 의해서 1개의 실리콘 칩위에 구성되어 있다.
본 실시예의 스테이틱 RAM은 각각 16Kbit(=16384비트)의 저장용량을 갖는 메모리 어레이 M-ARY1 내지 M-ARY4의 4개의 매트릭스를 포함하고 있어서, 총 64Kbit, 보다 정확하게 65536비트의 저장용량을 갖고 있다. 4개의 메모리 어레이 M-ARY1 내지 M-ARY4는 서로 비슷한 구조를 갖고 있고, 그 각각은 128행×128열로 구성되어 있다.
수많은 메모리셀을 갖는 메모리 어레이로 부터 원하는 하나의 메모리셀을 선택하기 위한 어드레스회로는 어드레스버퍼 ADB, 행디코더 R-DCR0, R-DCR1 및 R-DCR2, 열디코더 C-DCR1 내지 C-DCR4, 열스위치 C-SW1 내지 C-SW4등으로 구성되어 있다.
특별하게 한정되지는 않지만, 정보의 리드 및 라이트를 다루는 신호회로가 데이타 입력버퍼 DIB, 데이타 입력 중간 증폭기 DIIA1~DIIA4, 데이타 출력 버퍼 DOB, 데이타 출력 중간 증폭기 DOIA, 센스증폭기 SA1~SA16으로 구성되어 있다.
본 발명이 특별하게 한정하지는 않지만, 정보의 리드 및 라이트 조작을 제어하는 타이밍회로는 내부 제어 신호 발생기 회로 COM-GE와 센스증폭기 선택회로 SASC로 구성되어 있다.
어드레스신호 A0~A8로 부터 얻어진 디코더 출력신호가 행디코더 R-DCR1이나 R-DCR2로 부터 행그룹 어드레스 선택선(워드선 WL11~WL1128, WL21~WL2128, WR11~WR1128과 WR21~WR2128)중의 어느 하나로 전송된다. 어드레스신호 A0~A8중에서 A7과 A8은 4개의 메모리 매트릭스 M-ARY1~M-ARY4중 하나의 메모리 매트릭스를 선택하는데 사용된다.
어드레스버퍼 ADB는 어드레스 신호 A0~A15를 받고, 이로 부터 내부상보 어드레스 신호
Figure kpo00001
를 형성한다. 내부상보 어드레스 신호
Figure kpo00002
는 어드레스신호 A0와 동상인 내부 어드레스신호 a0와 어드레스신호 A0와 위상이 반전된 내부 어드레스신호
Figure kpo00003
로 구성된다. 비슷한 방법으로, 나머지 내부상보 어드레스신호
Figure kpo00004
도 내부 어드레스신호 a1~a15와
Figure kpo00005
로 구성된다.
어드레스버퍼 ADB에서 공급되는 내부상보 어드레스신호
Figure kpo00006
중에서
Figure kpo00007
과
Figure kpo00008
는 열디코더 C-DCR1~C-DCR4로 공급된다. 열디코더 C-DCR1~C-DCR4는 내부상보 어드레스신호들을 디코드하고, 디코드 출력신호인 선택신호를 열스위치 C-SW1~C-SW4내에 있는 스위칭 절연게이트 FET(이하 MISFET라 한다)의 게이트 전극 Q1001,
Figure kpo00009
1001, Q1128,
Figure kpo00010
1128, Q2001,
Figure kpo00011
2001, Q3001,
Figure kpo00012
3001, Q4001과
Figure kpo00013
4001에 공급한다.
워드선 WL11~WL1128, WL21~WL2128, WR11~WR1128과 WR21~WR2128중에서 외부 어드레스신호 A0~A8의 조합으로 지정된 하나가 상술한 행디코더 R-DCR1과 R-DCR2에 의해서 선택된다.
상기의 열디코더 C-DCR1~C-DCR4와 열스위치 C-SW1~C-SW4에 의해서 다수의 상보 데이타선쌍 D1001,
Figure kpo00014
1001~D1128,
Figure kpo00015
1128, D2001,
Figure kpo00016
2001~D2128,
Figure kpo00017
2128, D3001,
Figure kpo00018
3001~D3128,
Figure kpo00019
3128과 D4001,
Figure kpo00020
4001~D4128,
Figure kpo00021
4128중에서 외부 어드레스신호 A7, A8과 A9~A15의 조합으로 지정된 하나의 상보 데이타선쌍이 선택된다. 그렇게 해서 선택된 워드선과 선택된 상보 데이타선쌍 사이의 교차점에 위치한 메모리셀 M-CEL이 선택된다. 리드동작시에, 스위칭 MISFET Q1,
Figure kpo00022
1~Q4, ,
Figure kpo00023
4, Q8,
Figure kpo00024
8, Q12,
Figure kpo00025
12, Q16과
Figure kpo00026
16는 특별히 한정된 사항은 아니지만 내부 제어신호 발생기회로 COM-GE에서 공급된 제어신호에 의해서 “OFF”상태로 된다.
그러므로, 공통 데이타선 CDL1,
Figure kpo00027
~CDL4,
Figure kpo00028
와 라이트신호 입력중간 증폭기 DIIA1~DIIA4는 전기적으로 분리된다. 선택된 메모리셀의 정보는 선택될 데이타선쌍을 통해서 공통 데이타선으로 전송된다. 공통 데이타선으로 전송된 메모리셀의 정보는 센스증폭기에 의해서 감지되고, 데이타출력 중간 증폭기 DOIA와 데이타 출력버퍼 DOB를 통해서 외부로 전달된다.
본 실시예에서는 16개의 센스증폭기가 장치되었다. 이 센스증폭기 SA1~SA16중에서 하나의 센스증폭기, 예를 들면 입력단자가 공통 데이타선을 통해서 선택된 상보 데이타선쌍에 접속되어 있는 센스증폭기가 센스증폭기 선택기회로 SASC로 부터의 센스증폭기 선택신호에 의해서 선택되어 센스동작을 수행한다.
라이트 동작시에, 스위칭 MISFET Q1,
Figure kpo00029
1~Q4,
Figure kpo00030
4, Q8,
Figure kpo00031
8, Q12,
Figure kpo00032
12, Q16과
Figure kpo00033
16은 내부 제어신호 발생기회로 COM-GE에서의 제어신호에 의해서 “ON”상태로 된다. 예를들어, 열디코더 C-DCR1이 어드레스신호 A7~A15에 따라서 스위칭 MISFET Q1001과
Figure kpo00034
1001를 “ON”상태로한 경우, 데이타 입력 중간증폭기 DIIA1의 출력 신호가 공통 데이타선쌍 DCL1,
Figure kpo00035
와 MISFET Q1,
Figure kpo00036
1, Q1001,
Figure kpo00037
1001를 통해서 상보 데이타선쌍 D1001,
Figure kpo00038
1001로 전송된다. 이 경우에, 만일 워드선 WL11이 열디코더 R-DCR1에 의해서 선택되면 데이타 입력중간 증폭기 DIIA1의 출력신호에 따른 정보가 워드선 WL11과 상보 데이타선 D1001,
Figure kpo00039
1001사이의 교차점에 위치한 메모리셀에 라이트된다.
특별하게 한정되지는 않지만, 본 실시예에 있어서 데이타선쌍 DCL1과
Figure kpo00040
는 공통 데이타선쌍의 4개의 세트로 구성되어 있다. 이 공통 데이타선쌍의 세트중에서 공통 데이타선쌍의 2개의 세트가 도면에 도시되어 있다. 도시된 공통 데이타선쌍처럼 나머지 데이타선쌍인 2개의 세트도 각각 스위칭 MISFET Q2,
Figure kpo00041
2와 Q3,
Figure kpo00042
3를 통해서 데이타 입력 중간 증폭기 DIIA1에 접속되어 있다. 32세트의 스위칭 MISFET 각각의 하나의 입출력 전극은 공통 데이타선쌍의 4세트의 각각에 접속되어 있다.
즉, 센스증폭기 SA1의 입력단자와 스위칭 MISFET Q1001,
Figure kpo00043
1001~Q1032,
Figure kpo00044
1032의 입출력 단자는 첫번째 공통 데이타선쌍에 접속되어 있고, 센스증폭기 SA2의 입력단자와 스위칭 MISFET Q1033,
Figure kpo00045
1033~Q1064,
Figure kpo00046
1064의 입출력단자는 두번째 공통 데이타선쌍에 접속되어 있으며, 센스증폭기 SA3의 입력단자와 스위칭 MISFET Q1065,
Figure kpo00047
1065~Q1096,
Figure kpo00048
1096의 입출력단자는 세번째 공통 데이타선쌍에 접속되어 있으며, 센스증폭기 SA4의 입력단자와 스위칭 MISFET Q1097,
Figure kpo00049
1097~Q1128,
Figure kpo00050
1128의 입출력단자는 네번째 공통 데이타선쌍에 접속되어 있다. 라이트동작시에, 공통 데이타선쌍 4비트는 스위칭 MISFET Q1,
Figure kpo00051
1~Q4,
Figure kpo00052
4를 통해서 서로 접속되어 있으며 리드 동작시에 이들은 서로 전기적으로 분리되어 있다.
그러므로, 리드동작시에 센스증폭기의 입력단자에 결합된 부유용량을 감소시켜서 리드동작 속도의 향상을 이룩할 수가 있다. 리드 동작시에는 입력단자가 선택된 메모리셀로 부터의 정보가 스위칭 MISFET를 통해서 전송된 부공통 데이타선쌍에 접속되어 있는 센스증폭기만이 선택되어 센스동작을 수행하게 된다. 다른 공통 데이타선쌍 CDL2,
Figure kpo00053
~CDL4,
Figure kpo00054
의 각각은 상술한 공통 데이타선쌍 CDL1,
Figure kpo00055
과 비슷한 구조로 되어 있다.
본 실시예에서는 공통 제어신호 WECS가 스위칭 MISFET Q1,
Figure kpo00056
1~Q4,
Figure kpo00057
4, Q8,
Figure kpo00058
8, Q12,
Figure kpo00059
12, Q16과
Figure kpo00060
16로 공급되지만, 열디코더로 부터의 선택신호가 각 스위칭 MISFET로 공급될 수도 있다. 따라서, 라이트 동작시에 데이타 입력중간 증폭기의 부하용량을 감소시켜서, 라이트 동작속도의 향상이 이룩될 수 있다.
내부 제어신호 발생기회로 COM-GE는 2개의 외부 제어신호
Figure kpo00061
(칩선택신호)와
Figure kpo00062
(라이트 인에이블신호)를 받고, CS1, CS2, CS3,
Figure kpo00063
, WECS, DOC등의 많은 제어신호를 발생한다.
센스증폭기회로 SASC는 칩선택신호
Figure kpo00064
와 내부상보 어드레스신호a 7~a 15를 받아 다음 센스증폭기 선택신호와 내부 칩선택신호 CS,
Figure kpo00065
를 생성한다.
제2도는 제1도의 어드레스버퍼 ADB와 행디코더 R-DCR0, R-DCR1과 R-DCR2를 보다 상세히 도시한 블럭도이다.
제2도에서, 출력쪽이 흑색으로 표시된 논리심벌의 회로가 의사 CMOS 회로이며, 출력신호선을 충전, 방전하는 출력 트랜지스터는 바이폴라 트랜지스터로 만들어져 있고, 반전, 비반전, NAND 또는 NOR 동작 같은 논리처리는 CMOS-FET로 하고 있다. 보통의 논리심벌의 회로는 순 CMOS 회로이다.
제2도에 도시한 바와 같이, 어드레스버퍼 ADB에서는 입력이 외부에서의 TTL 레벨의 어드레스신호 A0~A8을 받고, 비반전출력 a0~a8과 반전된 출력
Figure kpo00066
을 상보 출력신호선으로 전송한다.
반전 및 비반전회로 G0~G8의 각각은 제4도에 도시한 바와 같이 의사 CMOS 회로로 구성되어 있다.
제4도에서, Q40, Q42, Q44, Q46, Q50, Q52와 Q53은 N채널 MISFET를, Q41, Q43, Q45와 Q49는 P채널 MISFET를, 그리고 Q47, Q48, Q51과 Q54는 NPN 바이폴라 트랜지스터를 가리킨다.
저항 R40과 MISFET Q40은 입력단자에 인가된 외부 서어지 전압으로 부터 MISFET Q41, Q42의 게이트 절연막을 보호하기 위한 게이트 보호회로를 구성한다. MISFET Q41, Q42, Q43과 Q44가 2단 캐스케이드 결합의 CMOS인버터를 구성하므로, 노드 N1의 신호와 동상인 신호가 노드 N3으로 전송된다. MISFET Q45와 Q46도 CMOS 인버터를 구성하므로, 노드 N3의 신호와 역위상의 신호가 노드 N4로 전송된다.
트랜지스터 Q47은 출력단자 OUT의 용량성 부하 C41을 충전하기 위한 출력 트랜지스터이고, 트랜지스터 Q48은 용량성 부하 C41을 방전시키기 위한 출력 트랜지스터이다.
MISFET Q49와 Q50도 CMOS 인버터를 구성하므로, 노드 N3의 신호에 역위상인 신호가 노드 N5로 전송된다.
MISFET Q52는 출력단자
Figure kpo00067
의 용량성 부하 C42를 방전시키기 위해 트랜지스터 Q54에 베이스전류를 인가하기 위해서 노드 N3의 신호로 “ON”되는 소오스 폴로워 MISFET이다. MISFET Q53은 소오스 플로워 MISFET Q52의 부하로서만이 아니라 트랜지스터 Q54의 베이스에 저장된 전하는 방전하기 위한 스위칭 MISFET로서도 동작한다.
트랜지스터 Q48이 포화영역에서 구동되는 것을 방지하기 위해서 MISFET Q45의 소오스는 전원 Vcc가 아닌 트랜지스터 Q48의 콜렉터에 접속된다. 이 점은 개선에 있어서 중요한 특징도 된다.
따라서, 제4도의 반전/비반전회로에서 H(High)레벨의 신호가 입력단자 IN에 인가되면, 노드 N3은 H레벨로 되고, 노드 N4와 N5는 L레벨이 되어서 트랜지스터 Q43을 통해서 트랜지스터 Q47의 베이스에 베이스전류를 공급하여 트랜지스터 Q47을 “ON”시키게 된다. 출력단자
Figure kpo00068
가 H레벨로 되면, MISFET Q52가 “ON”되어져서 이 MISFET Q52를 통해서 트랜지스터 Q54로 베이스전류가 공급되게 된다. 이때에 노드 N3이 H레벨이므로, MISFET Q46과 Q50이 “ON”되게 된다. 따라서, 트랜지스터 Q48과 Q54의 베이스에 저장된 전하가 MISFET Q46과 Q50을 통해서 방전됨에 따라 트랜지스터 Q45와 Q50는 “OFF”상태로 된다.
그러므로, 용량성 부하 C41은 낮은 출력 임피던스의 바이폴라 출력 트랜지스터 Q47에 의해서 빨리 충전되고, 용량성 부하 C42는 낮은 출력 임피던스의 바이폴라 출력 트랜지스터 Q54에 의해서 빨리 방전된다. 용량성 부하 C41의 전하가 고갈되면, 트랜지스터 Q47의 콜렉터 에미터간 통로를 통해 흐르는 전류는 멈추게 된다. 용량성 부하 C41의 방전이 끝나면, MISFET Q52의 드레인 소오스간의 통로와 바이폴라 트랜지스터 Q54의 콜렉터 에미터간 통로를 통해서 흐르던 전류가 멈추게 된다. L레벨의 신호가 제4도의 반전/비반전회로의 입력단자에 인가되면, 트랜지스터 Q47과 Q54가 “OFF”되고, Q48과 Q51은 “ON”되어서, 용량성 부하 C41은 빠르게 방전되고, 용량성 부하 C42는 빠르게 충전된다. 이때, 노드 N5가 H레벨로 되므로 MISFET Q53이 “ON”이 되게 된다. 따라서, 바이폴라 트랜지스터 Q54의 베이스에 충전된 전하가 MISFET Q53을 통해서 접지 전위점으로 빨리 방전되어서, 바이폴라 트랜지스터 Q54의 턴 오프속도가 향상된다. 용량성 부하 C41의 방전이 끝나면, MISFET Q45의 드레인 소오스간 통로와 바이폴라 트랜지스터 Q48의 콜렉터 에미터간 통로로 흐르는 전류가 멈추게 된다. 용량성 부하 C42의 충전이 끝나면, 바이폴라 트랜지스터 Q51의 콜렉터 에미터간 통로로 흐르는 전류가 멈추게 된다.
만일, 용량성 부하 C41과 C42의 충전 및 방전이 바이폴라 출력 트랜지스터 Q47, Q48, Q51과 Q54에 의해서 수행되지 않고 MISFET에 의해 수행된다면, MISFET의 “ON”상태 저항이 바이폴라 트랜지스터의 저항보다 큰 값이기 때문에 낮은 속도로만 수행될 것이다.
반면에, 제2도에 도시한 실시의 어드레스 버퍼에서 내부 어드레스신호 a0,
Figure kpo00069
~a8,
Figure kpo00070
을 출력신호선으로 전달하기 위한 반전/비반전회로 G0~G8의 출력 트랜지스터는 제4도에 도시한 바이폴라 트랜지스터로 형성되어, 반전/비반전회로 G0~G8의 출력신호선이 반도체 칩위에 비교적 먼거리에 걸쳐 배선되어 있더라도, 반전/비반전회로 G0~G8은 영향을 받지 않고 고속으로 동작할 수 있다.
제2도의 행디코더 R-DCR0는 어드레스회로의 프리디코더로서 동작한다. 이 행디코더 R-DCR0은 어드레스버퍼 ADB로 부터의 내부 어드레스신호 a0,
Figure kpo00071
~a8,
Figure kpo00072
가 인가되어 있는 3입력 NAND 회로 G16~G23, G24~G31, G40~G41과 칩선택회로
Figure kpo00073
와 3입력 NAND 회로 G24~G31의 출력신호가 인가되어 있는 2입력 NOR회로 G32~G39로 구성되어 있다.
제2도에 도시된 바와 같이, 행디코더 R-DCR0의 출력신호선인 3입력 NAND 회로 Q16~Q23과 Q40~Q47의 출력신호선과 2입력 NOR 회로 G32~G39의 출력신호선은 프리디코더의 경우처럼(어드레스회로의 디코더 구동기인) 행디코더 R-DCR1과 R-DCR2내의 수직방향으로 길게 배선되어 있다.
제2도의 행디코더 R-DCR0내의 3입력 NAND 회로 G16~G23, G24~G31은 각각 제5도에 도시한 바와 같이 의사 CMOS 회로로 구성되어 있다.
제5도의 의사 CMOS 3입력 NAND 회로는 P채널 MISFET Q55~Q57과 N채널 MISFET Q58~Q61로 구성된 입력 논리수행 부분과 NPN 바이폴라 트랜지스터 Q62, Q63으로 구성된 출력부분을 포함한다. MISFET Q61은 바이폴라 트랜지스터 Q63의 베이스에 저장된 전하를 방전시키기 위한 스위칭 MISFET로 동작한다.
H레벨의 입력신호가 3개의 입력단자 IN1~IN3모두에 인가되면, 트랜지스터 Q55~Q57은 “OFF”되고, 트랜지스터 Q58~Q60은“ON”되어서, 노드 N7이 L레벨로 되고, 트랜지스터 Q61은 “OFF”상태로 된다. 그러면, 출력부분에서 트랜지스터 Q62가 “OFF”상태로 되고, 출력단자 OUT가 H레벨이면 트랜지스터 Q63은 트랜지스터 Q58~Q60을 통해서 베이스전류가 공급되어“ON”되게 된다. 출력단자 OUT의 용량성 부하 C43의 전하가 트랜지스터 Q63의 콜렉터 에미터 사이의 통로를 통해서 접지전위점으로 빠르게 방전되고, 동시에 방전전류가 용량성 부하 C43, 다이오드 Q64, MISFET Q58~Q60과 바이폴라 트랜지스터 Q63의 베이스 에미터상의 접합을 따르는 통로로 흐른다.
이때, 다이오드 Q64의 양단 사이에서의 전압 강하가 트랜지스터 Q62를 “OFF”상태로 확실하게 제어한다. L레벨의 입력신호가 3입력단자 IN1~IN3중의 적어도 하나에 인가되면 노드 N7이 H레벨이 되고, 트랜지스터 Q62가“ON”되고, 용량성 부하 C43은 트랜지스터 Q62의 콜렉터 에미터 사이의 통로를 통해서 빠르게 충전된다. 노드 N7의 H레벨에 따라서 트랜지스터 Q61이“ON”되고, 트랜지스터 Q63의 베이스에 저장된 전하가 트랜지스터 Q61의 드레인 소오스 사이의 통로로 빠르게 방전되어 트랜지스터 Q63의 턴 오프 속도가 향상된다.
이런 방법으로 제5도의 의사 CMOS 3입력 NAND 회로의 출력부분이 바이폴라 트랜지스터 Q62와 Q63으로 구성되어서 용량성 부하 C43의 충전과 방전이 고속으로 수행된다.
부수적으로, 제2도의 행디코더 R-DCR0 내의 3입력 NAND회로 G24~G31가 비교적 짧은 길이로 2입력 NOR 회로 G32~G39의 입력에 접속되어 있으므로, 그들 각각은 제6도에 도시한 바와 같이 순 CMOS 회로로 구성될 수 있다.
제6도의 순 CMOS 3입력 NAND 회로는 P채널 MISFET Q64~Q66과 N채널 MISFET Q67~Q69로 구성되어 있다. 출력단자 OUT으로 부터의 신호선의 길이가 상술한 바와 같이 짧으므로 출력단자 OUT의 부유용량 C44는 작은 값이 된다.
따라서, 작은 부유용량 C44의 충전과 방전이 비교전 큰“ON” 저항을 갖고 있는 MISFET Q64~Q66과 Q67~Q69에 의해서 수행되더라도 비교적 고속으로 수행될 수 있다.
제2도의 행디코더 R-DCR0 내의 2입력 NOR 회로 G32~G39각각은 제7도에 도시한 의사 CMOS 회로로 구성되어 있다.
제7도는 의사가 CMOS 2입력 NOR 회로는 P채널 MISFET Q70, Q71과 N채널 MISFET Q72~Q74로 구성된 입력 논리과정 부분과 NPN 바이폴라 출력 트랜지스터 Q75, Q76으로 구성된 출력부분을 포함하고 있다.
MISFET Q74는 바이폴라 트랜지스터 Q76의 베이스에 저장된 저항을 방전시키는 스위칭 MISFET로서 동작한다.
두 입력단자 IN1과 IN2모두에 L레벨의 입력신호가 인가되면, 트랜지스터 Q72와 Q73이 턴 오프되고, 노드 N9가 L레벨로 된다. 그러면, 트랜지스터 Q75가 턴 오프되고, 출력단자 OUT의 용량성 부하 C45가 트랜지스터 Q75의 콜렉터 에미터 사이의 통로를 통해서 빠르게 충전된다. 노드 N9가 H레벨이 되면 트랜지스터 Q74가 턴 온되고, 트랜지스터 Q76의 베이스에 저장된 전하가 트랜지스터 Q74의 드레인 소오스 사이의 통로를 통해서 빠르게 방전되어서, 트랜지스터 Q76의 턴 오프 속도가 향상될 수 있다.
두 입력단자중의 적어도 하나에 H레벨의 입력신호가 인가되면, 예를 들어 설명하면 입력단자 IN1에 H레벨이 인가되면, 트랜지스터 Q76이 “OFF”상태로 되고, 트랜지스터 Q72는“ON”되며, 노드 N9는 L레벨로 된다. 그러면, 출력부분에서 트랜지스터 Q75는 “OFF”되고 출력단자 OUT가 H레벨이면, 트랜지스터 Q76은 트랜지스터 Q72와 다이오드 Q77을 통해서 베이스 전류를 공급받아,“ON”상태로 된다. 동시에 출력단자 OUT의 용량성 부하 C45의 전하가 트랜지스터 Q76의 콜렉터 베이스 사이의 통로로 빠르게 방전되고, 용량성 부하 C45와 다이오드 Q77, MISFET Q72의 드레인 소오스 사이의 통로와 바이폴라 트랜지스터 Q76의 베이스 에미터 접합을 따르는 통로를 통해서 방전전류가 흐른다. 이때에 다이오드 Q77의 양단 사이에서의 전압 강하 때문에 바이폴라 트랜지스터 Q75를 확실하게 “OFF” 상태로 조절되게 한다.
제2도의 행디코더 R-DCR1과 R-DCR2는 어드레스회로의 디코더 구동기로 동작한다. 행디코더 R-DCR1은 행디코더 R-DCR0의 출력신호를 받아 2입력 NOR회로 G48, 2입력 NOR 회로 G48의 출력신호와 행디코더 R-DCR0의 출력신호를 받는 2입력 NAND 회로 G49~G56, 2입력 NAND 회로 G49~G56의 출력신호를 받는 인버터 G57~G64를 포함하고 있다.
2입력 NOR 회로 G48의 출력과 2입력 NAND 회로 G49~G56사이의 신호선의 길이가 비교적 길므로 이 신호선의 부유용량 값은 크다. 따라서, 2입력 NOR 회로 G48은 제7도에 도시되어 있는 의사 CMOS 회로로 구성되어 있다.
제2도의 행디코더 R-DCR1내의 2입력 NAND 회로 G49~G56의 출력이 인버터 G57~G64의 입력에 짧게 접속되어 있으므로, 그들 각각은 제9도에 도시한 바와 같이 순 CMOS 회로로 구성되어 있다.
제9도의 순 CMOS 2입력 NAND 회로는 P채널 MISFET Q82, Q83과 N채널 MISFET Q84, Q85로 구성되어 있다.
상술한 바와 같이, 출력단자 OUT 신호선의 길이가 짧으므로, 출력단자 OUT의 부유용량 값이 작다.
따라서, 작은 부유용량 C47의 충전과 방전이 비교적 큰“ON” 저항을 갖고 있는 MISFET Q82, Q83, Q84와 Q85에 의해서 수행되더라도 이들은 고속으로 수행될 수 있다.
제2도의 행디코더 R-DCR1내의 인버터 G57~G64의 출력은 메모리 어레이 M-ARY1의 워드선 WL11~WL18에 접속되어 있다.
이에 따라서, 인터버 G57~G64의 출력신호선인 행디코더 R-DCR1의 출력신호선이 메모리 어레이 M-ARY1내의 워드선 WL11~WL18인 수평 방향상의 비교적 긴 거리를 감당할 수 있도록 하는 디코더 구동기로서 구성되어 있으므로, 워드선 WL11~WL18의 부유용량은 매우 크게 된다.
그러므로, 제2도의 행디코더의 R-DCR1내의 인버터 G57~G64의 각각은 제10도에 도시한 바와 같이 의사 CMOS 회로로 구성되어 있다.
제10도의 의사 CMOS 인버터는 P채널 MISFET Q86, N채널 MISFET Q87~Q89, NPN 바이폴라 출력 트랜지스터 Q90, Q91로 구성되어 있다. 제4도의 반전/비반전회로의 반전된 출력
Figure kpo00074
를 얻기 위한 의사 CMOS 인버터의 동작은 회로 Q49~Q54의 동작과 동일하고, 다음에 이것을 상세하게 설명한 것이다.
큰 부유용량 C48의 충전과 방전은 NPN 바이폴라 출력 트랜지스터 Q90, Q91에 의해서 고속으로 수행된다.
제2도의 행디코더 R-DCR2는 상기한 R-DCR1과 비슷하게 구성된다.
제3도는 제1도의 어드레스 버퍼 ADB, 열디코더 C-DCR1등을 보다 상세히 도시한 블럭도이다.
제3도의 경우에도 그 출력측이 흑색으로 표시된 논리심벌의 회로는 의사 CMOS 회로로 출력신호선의 부유용량을 충전하고 방전하기 위한 출력 트랜지스터가 바이폴라 트랜지스터로 형성되어 있으며, 반전, 비반전, NAND 또는 NOR 같은 논리처리는 CMOS 회로로 수행된다. 보통의 논리심벌의 회로는 순 CMOS 회로이다.
제3도에 도시한 바와 같이, 어드레스 버퍼 ADB는 입력이 외부로부터 TTL 레벨의 어드레스 신호 A7~A15를 받고, 비반전된 출력 a7~a15와 반전된 출력
Figure kpo00075
를 그 상보 출력신호선으로 전송하는 반전/비반전 회로로 구성되어 있다.
반전/비반전회로 G7~G15각각은 제4도에 도시한 바와 같이 의사 CMOS 회로로서 구성된다. 따라서, 반전/비반전회로 G7~G15각각의 출력 트랜지스터는 제4도에 도시한 바와 같이, 바이폴라 트랜지스터로 구성되어 있으므로, 반전/비반전회로 G7~G15의 출력 신호선이 반도체 칩위에 비교적 긴 거리로 펼쳐 있어도 고속 동작이 가능하게 된다.
열디코더 C-DCR1은 어드레스 버퍼 ADB로 부터 얻어진 내부 어드레스신호 a7~a15와
Figure kpo00076
가 인가된 2입력 NAND 회로 G74~G77, G78~G81및 G82~G85, 3입력 NAND 회로 G86~G93을 포함한다.
또한, 제3도에 도시한 바와 같이 NAND 회로 G74~G93의 출력신호선이 열디코더 C-DCR1내의 많은 수의 NOR 회로 G94~G95의 입력단자에 긴 거리를 거쳐 접속되어 있으므로, NAND 회로 G74~G93의 출력 신호선의 부유용량은 매우 큰 용량값으로 된다.
따라서, 3입력 NAND 회로 G86~G93의 각각은 제5도에 도시한 바와 같이, 의사 CMOS 3입력 NAND 회로로 구성되어 있고, 2입력 NAND 회로 G74~G85의 각각은 제5도로 부터 입력단자 IN3와 MISFET G57, G60을 제거함으로서 얻어진 의사 CMOS 2입력 NAND회로로 구성되어 있다.
반면에 제3도에서, 3입력 NOR 회로 G94, G95의 출력신호선이 짧은 거리로 인버터 G100, G101의 입력에 접속되어 있어서, 3입력 NOR 회로 G94~G95의 출력신호선의 부유용량은 작은 용량값을 갖게 된다. 따라서 3입력 NOR 회로 G94~G95의 각각은 순 CM OS 3입력 NOR 회로로 구성되어 있다.
또, 인버터 G100, G101의 출력신호선은 인버터 G100, G101의 출력신호선의 부유용량이 작은 용량값을 갖도록, 비교적 짧은 거리로 2입력 NOR 회로 G98, G99의 2입력단자에 접속되어 있다. 따라서, 인버터 G100, G101인 각각은 잘 알려진 순 CMOS 인버터로 구성되어 있다.
또한, 2입력 NOR 회로 G98, G99의 출력신호선이 열스위치 C-SW1의 스위칭 MISFET Q1001,
Figure kpo00077
1001의 게이트전극으로 비교적 짧은 거리를 갖고 접속되어 있어서, NOR 회로 G98, G99의 출력신호선에서의 부유용량이 작다. 따라서, 이 NOR 회로 각각은 제8도에 도시한 바와 같은 순 CMOS 2입력 NOR 회로로 구성되어 있다.
제8도의 순 CMOS 2입력 NOR 회로는 P채널 MISFET Q78, Q79와 N채널 MISFET Q80, Q81로 구성되어 있다. 출력단자로 부터의 신호선의 거리가 비교적 짧으므로, 출력단자 OUT의 부유용량 C46은 작은 용량값을 갖는다.
따라서, 작은 부유용량 C46의 충전 및 방전이 비교적 큰“ON” 저항을 갖고 있는 MISFET Q78, Q79, Q80과 Q81에 의해서 수행된다 할지라도, 이들은 고속으로 수행된다.
상술한 3입력 NOR 회로 G94~G95각각은 순 CMOS 3입력 회로로 구성되는데, 여기서 3번째 입력단자 IN3, IN4가 제8도의 2입력 NOR 회로에 추가된 것으로서, 3번째 입력단자 IN3에 게이트가 접속되어 있는 3번째 P채널 MISFET가 MISFET Q78, Q79에 직렬로 삽입되어 있고, 게이트가 입력단자에 IN3에 접속되어 있는 3번째 N채널 MISFET가 MISFET Q80, Q81에 병렬로 삽입되어 있는 것이다.
상기 내용외에도 제3도에서는 제1도의 메모리 어레이 M-ARY1의 1비트 메모리셀 M-CEL이 보다 상세하게 도시되어 있음을 알 수 있을 것이다.
특히, 도시된 메모리셀 M-CEL은 부하저항 R1, R2, N채널 MISFET Q101, Q102로 된 인버터쌍의 입력과 출력이 엇갈려 접속되어 있는 플립플롭, 전송 게이트로서 작용하는 MISFET Q103, Q104로 구성되어 있다.
플립플롭은 정보를 저장하는 수단으로 사용된 것으로서, 전송 게이트는 행디코더 R-DCR1에 접속되어 있는 워드선 WL11에 인가된 어드레스신호에 의해서 제어되고, 상보 데이타쌍 D1001,
Figure kpo00078
1001과 플립플롭 사이의 정보전송은 전송게이트에 의해서 제어된다.
제11도는 제1도에 있는 센스증폭기 선택회로 SASC의 필수적인 부분의 일예와 내부 제어신호 발생기회로 COM-GE의 일예를 보다 상세히 도시한 회로도이다.
도면에는 외부 칩선택신호
Figure kpo00079
를 받아서 데이타 출력 중간증폭기 DOIA, 행디코더 R-DCR0, 열디코더 C-DCR1에 공급되는 제어신호 SC,
Figure kpo00080
를 생성하는 센스증폭기 선택회로 SASC 부분인 회로가 도시되어 있다.
외부 칩선택신호
Figure kpo00081
가 인가되는 이 부분의 회로는 제4도의 반전/비반전회로의 동일한 회로로서 구성된다. 이 회로의 출력신호 SC는 바이폴라 출력 트랜지스터 T1, T2, T3와 T4로부터 얻어지므로, 센스증폭기 선택회로 SASC의 출력
Figure kpo00082
, CS의 충전 및 방전속도에 대한 용량 의존도가 낮다.
따라서, 센스증폭기 선택회로 SASC의 출력
Figure kpo00083
가 제2도의 행디코더 R-DCR0의 NOR 게이트 G32~G39의 입력단자와 제3도의 열디코더 C-DCR1의 NOR 게이트 G94~G95의 입력단자에 접속되어 있을지라도, 그 출력신호
Figure kpo00084
는 빠르게 된다. 뿐만 아니라, 센스증폭기 선택회로 SASC의 출력 CS가 데이타 출력 DOIA내의 많은 스위칭 MISFET의 게이트전극에 접속된다 하더라도 출력 CS는 빠르게 된다.
도면에는 도시되어 있지 않으나 센스증폭기 선택회로 SASC는 내부상보 어드레스신호 a7~a15와 상술한 제어신호 CS를 받아서 센스증폭기에 공급되는 선택신호 S1을 생성한다. 센스증폭기 SA1~SA16중에서 입력단자가 선택된 상보 데이타선쌍에 전기적으로 접속된 센스증폭기가 이 디코더회로에 의해서 선택되어 소기의 센스동작이 수행된다. 이 디코더회로의 출력부분은 출력의 충전, 방전에 대한 용량의 의존성을 낮추기 위해서 의사 CMOS 회로로 구성되어 있다. 그러므로, 센스증폭기를 선택하는 동작 속도가 향상될 수 있다.
상술한 제어신호가 디코더회로에 공급되는 경우라 할지라도, 신호 CS는 상기의 바이폴라 트랜지스터에 의해서 만들어지므로 빠르게 된다.
비록 본 실시에서, 디코더회로가 센스증폭기를 선택하기 위해서 센스증폭기 선택회로 SASC에 배치되지만, 열디코더 C-DCR1~C-DCR4에 의해서 만들어진 선택신호가 증폭기 선택신호로서 사용될 수도 있다. 이 방법에 의해서 소자의 수를 감소시켜 집적밀도를 향상시킬 수 있다.
제11도의 내부 제어신호 발생기회로 COM-GE는 외부 라이트 인에이블신호
Figure kpo00085
와 내부 지연 칩선택회로 CS1, CS2를 공급받아서 라이트 제어신호
Figure kpo00086
, WECS와 데이타 출력 버퍼 제어신호 DOC를 발생시키는 회로부분도 포함하고 있다. 이 회로부분의 대부분은 CMOS 회로와 비슷하게 구성되어 있다. 그러나, 바이폴라 출력 트랜지스터 T14, T15로부터 신호 WECS가 얻어지므로, 이 출력 WECS의 충전, 방전에 대한 용량 의존성은 낮다. 따라서, 출력 WECS가 제13도의 많은 수의 NAND 회로(도시되어 있지 않음)의 입력단자들이나, 제1도의 스위칭 MISFET Q1,
Figure kpo00087
1~Q16,
Figure kpo00088
16에 인가된다해도 이 출력 WECS는 빠르게 된다.
제12도는 제1도에서의 센스증폭기 SA1, 데이타 출력 중간증폭기 DOIA, 데이타 출력버퍼 DOB등을 보다 상세히 도시한 회로도이다.
제13도는 제1도에서의 데이타 입력버퍼 DIB, 데이타 입력 중간 증폭기 DIIA1등을 보다 상세히 도시한 회로도이다.
제14도는 제1도 내지 제13도에 도시한 1실시예인 스테이틱 RAM의 라이트와 리드 사이클에서 여러부위의 신호파형도이다.
먼저, 리드정보 사이클에서의 스테이틱 RAM의 동작을 제12도와 제14도를 참조하여 설명한다.
제14도에 도시된 바와 같이, 어드레스신호 A0~A15가 인가되는 것과 동시에, 칩선택회로
Figure kpo00089
는 L레벨로 변화하고, 라이트 인에이블신호
Figure kpo00090
는 그대로 H레벨로 유지하는 것으로 가정되고 있다. 제14도에 도시한 바와 같이, 내부지연 칩선택신호 CS1, CS2, CS3과 라이트 제어신호
Figure kpo00091
와 데이타 출력버퍼 제어신호 DOC가 그때에 내부 제어신호 발생기회로 COM-GE로 부터 생성된다
예를들어 설명하면, 공급된 어드레스신호 A0~A15가 워드선 WL11과 상보 데이타선쌍 D1001,
Figure kpo00092
1001을 지정하는 것일 경우, 워드선 WL11과 상보 데이타선쌍 D1001,
Figure kpo00093
1001사이의 교차점에 위치하는 메모리셀 M-CEL이 선택된다. 선택된 메모리셀 M-CEL의 내부 정보는 상보 데이타선쌍 D1001,
Figure kpo00094
1001과 스위칭 MISFET Q1001,
Figure kpo00095
1001을 통해서 센스증폭기 SA1의 입력 양쪽으로 전송된다. 센스증폭기 SA1은 에미터 결합 트랜지스터 T21, T22의 차동증폭단과 정전류원 MISFET T40으로 구성되어 있다. 선택신호 S1이 H레벨로 센스증폭기 선택회로 SASC로부터 정전류원 MISFET T10의 게이트 전극에 인가되면 센스증폭기 SA1은 센스동작을 수행한다.
H레벨의 내부 칩선택신호 CS가 센스증폭기 선택회로 SASC로 부터 데이타 출력 중간증폭기 DOIA 정전류원 MISFET T23~T26의 게이트 전극으로 인가되면, 이 데이타 출력 중간증폭기는 증폭동작을 수행한다.
따라서, 센스증폭기 SA1의 출력신호가 베이스 접지 트랜지스터 T27, T28과 에미터 폴로워 트랜지스터 T29, T30과 출력 MISFET T35~T38을 통해서 데이타 출력 중간증폭기 DOIA의 출력노드 N11로 전송된다.
제12도에 도시된 바와 같이, 데이타 출력버퍼 DOB는 내부 제어신호 발생기회로 COM-GE로 부터 데이타 출력버퍼 제어신호 DOC를 공급받는다.
이밖에 데이타 출력버퍼 DOB는 제12도에 도시한 바와 같이 T39와 T40의 순 CMOS 인버터, T41~T48의 의사 CMOS 2입력 NAND 회로, T49~T56의 의사 CMOS 2입력 NOR 회로, P채널 스위칭 MISFET T57, N채널 스위칭 MISFET T58, P채널 출력 MISFET T59, N채널 출력 MISFET T60으로 구성되어 있다.
데이타 출력 버퍼 제어신호 DOC가 H레벨일때는 스위칭 MISFET T57, T58이 “OFF”상태로 되고, 동시에 출력 MISFET T59, T60은 “OFF”상태로 되어서 데이타 출력 버퍼 DOB의 출력 Dout이 고임피던스(즉, 플로팅 상태)로 된다.
리드정보 사이클에서, 스위칭 MISFET T57, T58을 차단시키도록 데이타 버퍼 제어신호 DOC가 L레벨로 되고, 출력 MISFET T59, T60은 의사 CMOS 2입력 NAND의 출력, 의사 CMOS 2입력 NOR 회로의 출력, 데이타 출력 중간증폭기 DOIA의 출력노드 N11의 신호레벨에 따르는 출력에 의해서 제어되어서, 출력단자 Dout으로 부터 유효한 데이타가 얻어진다.
출력 MISFET T59, T60의“ON”상태 저항을 감소시키기 위해서는 이 MISFE T의 채널폭 W가 매우 큰 값이 되게 해야 한다. 그러면, 이 MISFET T59, T60의 게이트 용량이 상당히 커진다. 그러나 의사 CMOS 2입력 NAND 회로의 출력부분이 바이폴라 출력 트랜지스터 T47, T48로 의사 CMOS 2입력 NOR 회로의 출력부분도 바이폴라 출력 트랜지스터 T55, T56으로 구성되어 있으므로, 출력 MISFET T59, T60의 충전 및 방전은 고속으로 수행되어진다.
이하, 제13도 및 제14도를 참조하여 라이트 정보 사이클에서의 스테이틱 RAM의 동작을 설명한다.
제14도에 도시한 바와 같이, 어드레스신호 A0~A15가 인가됨과 동시에 칩선택회로
Figure kpo00096
가 L레벨로 변화하고, 라이트 인에이블신호
Figure kpo00097
도 L레벨로 변화한다. 제14도에 도시한 바와 같이, 내부 지연 칩선택신호 CS1, CS2, CS3와 라이트 제어신호
Figure kpo00098
와 데이타 출력 제어신호 DOC도 그때에 내부 제어신호 발생기회로 COM-GE에서 생성된다.
제13도에 도시한 바와 같이, 입력 데이타 DIN과 반전된 내부 칩선택신호
Figure kpo00099
1이 데이타 입력버퍼 DIB에 인가된다. 정보를 라이트시킬때에는 신호
Figure kpo00100
1이 L레벨로 변화한다. 그러면, 데이타 입력버퍼의 P채널 스위칭 MISFET T61은“ON”상태로 되고, N채널 스위칭 MISFET T62는 “OFF”상태로 된다. 따라서, 입력데이타 DIN이 다단으로 된 순 CMOS 인버터를 통해서 출력노드 N12로 전송된다. 정보를 라이트시킬때는 라이트 제어신호
Figure kpo00101
가 L레벨로 변화한다. 그래서, 제13도의 데이타 입력중간 증폭기 DIIA1내에 있는 P채널 MISFET T63, T65는“ON”되고, N채널 MISFET T64, T66은 “OFF”되어서 데이타 입력버퍼 DIB의 출력노드 N12의 신호와 동상인 신호가 노드 N13에 나타나고, 그와 역상인 신호가 노드 N14에 나타나게 된다.
노드 N13의 신호는 트랜지스터 T67~T72로 구성된 의사 CMOS 인버터를 통해서 공통 데이타선 CDL1로 전송되고, 노드 N14의 신호는 트랜지스터 T73~T78로 구성된 의사 CMOS 인버터를 통해서 공통 데이타선
Figure kpo00102
로 전송되어진다.
큰 기생용량을 갖는 공통 데이타선쌍, CDL1,
Figure kpo00103
이지만, 이 의사 CMOS 인버터의 바이폴라 출력 트랜지스터 T71, T72와 T77, T78이 충전과 방전을 수행하므로 고속으로 충전, 방전된다. 따라서, 데이타 입력중간 증폭기 DIIA1의 상보 출력신호가 공통 데이타선쌍 CDL1,
Figure kpo00104
, 스위칭 MISFET Q1,
Figure kpo00105
1, Q1001,
Figure kpo00106
1001, 상보 데이타선쌍 D100 1,
Figure kpo00107
1001을 통해서 메모리셀 M-CEL로 전송되어 메모리셀의 정보의 라이트가 수행된다.
지금까지 설명한 구조에서는 다음과 같은 장점들이 얻어진다.
(1)어드레스버퍼 ADB의 반전/비반전회로 G0~G15의 각각은 의사 CMOS 회로로 구성된다. 의사 CMOS 회로에서는 반전/비반전 논리처리에 관한 대부분의 회로가 CMOS 회로로 구성되므로 소비전력이 낮아질 수 있다. 이 밖에 반전 및 비반전된 출력을 충전, 방전하는 출력 트랜지스터가 바이폴라 트랜지스터로 구성되므로, 반전/비반전회로 G0~G15의 출력신호선이 큰 부유용량을 가져도 바이폴라 트랜지스터가 MISFET보다 작은 치수의 소자로서도 낮은 출력저항을 갖기 때문에 고속동작이 가능하다.
(2)행디코더 R-DCR0, R-DCR1, R-DCR2의 NAND 회로 G16~G23, G24~G31, G40~G47, NOR 회로 G32~G39, G48~G65, 인버터 G57~G64같이 큰 부유용량을 갖는 출력신호선을 갖는 회로들이 의사 CMOS회로로 구성되어 있으므로 작은 소비전력을 갖고 고속동작을 하게 된다.
또, NAND 회로 G49~G56같이 작은 부유용량을 갖는 출력신호선을 갖는 회로들이 순 CMOS 회로로 구성되어 있으므로 이 회로들은 소비전력을 작게 될 수 있다.
(3)열디코더 C-DCR1~C-DCR4의 NAND 회로 G74~G93같이 출력신호선의 부유용량이 큰 회로가 의사 CMOS 회로로 구성되어 있어서, 이 회로들은 소비전력이 작고 동작속도가 고속이 된다.
또, NOR 회로 G94~G99와 인버터 G100, G101같은 출력신호선의 부유용량이 작은 회로가 순 CMOS 회로로 구성되어 있어서, 이 회로의 소비전력은 작게 된다.
(4)센스증폭기 선택회로 SASC를 구성하는 반전/비반전회로가 의사 CMOS 회로로 구성되므로, 낮은 소비전력을 갖게 할 수 있다.
또한, 출력 CS,
Figure kpo00108
가 바이폴라 출력 트랜지스터로 부터 얻어지므로, 그의 출력이 부유용량이 크더라도 출력 CS,
Figure kpo00109
는 고속이 된다.
(5)내부 제어신호 발생기회로 COM-GE가 의사 CMOS 회로로 구성되어 소비전력이 작게 되고 바이폴라 출력 트랜지스터로 부터 출력 CS2, CS3,
Figure kpo00110
1, CS1, WECS가 얻어지므로, 그 출력의 부유용량이 크더라도 출력 CS2, CS3,
Figure kpo00111
1, CS1, WECS는 고속이 된다.
(6)데이타 출력버퍼 DOB가 의사 CMOS 회로로 구성되므로 소비전력은 작게될 수 있다.
또, 데이타 출력버퍼 DOB의 출력게이트 용량이 바이폴라 출력 트랜지스터에 의해서 충전, 방전되므로 상기 게이트용량이 크더라도 고속으로 충전, 방전된다.
(7)순 CMOS 회로로 데이타 입력버퍼가 구성되므로 소비전력이 작게될 수 있다.
(8)의사 CMOS 회로로 데이타 입력중간 증폭기 DIIA1이 구성되므로 작은 소비전력이 얻어진다.
또, 공통 데이타선쌍 CDL1,
Figure kpo00112
1의 충전, 방전이 바이폴라 출력 트랜지스터에 의해서 수행되므로 큰 기생용량에도 불구하고 고속으로 수행될 수 있다.
상술한 상승적인 효과 때문에 상술한 실시예에서 기술된 스테이틱 SRAM에서는 다음의 특성이 얻어진다.
(a) 어드레스버퍼 ADB의 반전/비반전회로 각각의 입력으로 부터 출력까지의 저파지연시간 tpd가 약 3.0nsec 정도로 짧아졌다. 반전/비반전회로 G0~G15모두의 대기시 소비전력이 약 33.7mw로 감소되었고, 동작 소비전력은 약 45.8mW로 감소되었다.
(b)행디코더 R-DCR0, R-DCR1, R-DCR2와 열디코더 C-DCR1, C-DCR2, C-DCR3, C-DCR4의 각각의 입력으로 부터 출력까지의 전파지연시간 tpd가 약 4.8nsec로 감소되었다. 디코더 모두의 대기시 소비전력이 거의 영까지 감소되었고, 동작 소비전력은 약 153mW로 감소되었다.
(c)메모리셀 M-CEL, 센스증폭기 SA1과 데이타 출력 중간 증폭기 DOIA 모두의 전파지연시간이 약 5.0nsec로 감소되었다. 전체의 메모리셀 M-CEL, 즉, 64K(65536)개, 전체의 센스증폭기 SA1~SA16, 데이타 출력 중간 증폭기 DOIA의 대기시 소비전력은 약 0.6mW이고, 동작시 소비전력은 약 160mW로 감소되었다.
(d)데이타 출력버퍼 DOB의 입력으로 부터 출력까지의 전파지연시간 tpd는 2.8nsec로 감소되었다. 대기시 소비전력은 거의 영이고, 동작시 소비전력은 23.5mW로 감소되었다.
(e)상기 (a) 내지 (d) 때문에 리드시 액세스 시간은 약 15.6nsec로 짧아졌다. 이 값은 현재 알려진 ECL형 바이폴라 RAM의 액세스 시간 15nsec와 거의 같은 것이다.
(f)상기 (a) 내지 (d) 때문에 본 실시예에서, 스테이틱 SRAM의 대기시 소비전력은 약 34.3mW이고, 동작시 소비전력은 약 382.3mW로 감소되었다. 이 값은 이전의 기술분야에서의 바이폴라 RAM과 MOSRAM의 소비전력과 비교해서 중간 정도의 작은 소비전력을 나타낸 것으로서 정확하게 종래의 스테이틱 MOSRAM의 소비전력값에 더 가까운 것이다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.
예를들면 제3도의 메모리셀 M-CEL에 있어서, 부하 저항 R1, R2는 CMOS 인버터로 부터 플립플롭을 구성할 수 있도록 P채널 MISFET로 대신할 수 있을 것이다. 뿐만 아니라, 상기 플립플롭은 멀티 에미터 NPN 트랜지스터로 구성될 수도 있다.
또, 리프레시를 실행시킴으로서 메모리셀 M-CEL을 플립플롭가 아닌 셀용량에 저장되는 전하는 이용한 정보를 저장하는 래치회로로 구성할 수도 있다.
어드레스버퍼 ADB에 인가되는 어드레스신호 A0~A15의 신호레벨은 어드레스버퍼 ADB가 적당한 레벨변환 조작을 수행함으로서 TTL 레벨이 아닌 ECL 레벨로 정해질 수도 있다.
입력 Din이나 출력 Dout은 1비트가 아니라 4비트나 8비트 같은 다수의 비트형태로 구성될 수도 있다.
물론 메모리 매트릭스의 수도 14개로 한정되지 않고 더 많거나 적을 수 있다.
이밖에 특성의 수치가 여러 인수나 특성에 대해 주어져 있지만 이는 단지 예를 들기 위한 것일 뿐으로 본 발명을 한정하는 것은 아니다.
상기 내용에서 본 발명자에 의한 발명은 반도체 메모리에의 응용의 경우에 대해서 주로 설명하였으나 이에 한정되지는 않는다.
예를들어, 메모리셀뿐만이 아니라 특정한 셀을 선택하기 위한 어드레스회로나 정보를 리드 및 라이트 하기 위한 회로나 정보를 리드 및 라이트하는 동작을 제어하기 위한 타이밍회로에도 본 발명을 이용할 수 있다는 것은 언급할 필요없이 명백한 것이다. 또한, 바이폴라 아날로그회로나 MOS 아날로그회로, P채널 MOS 논리, N채널 MOS 논리, CMOS 논리, I2L논리나 ECL 회로 같은 여러 다른 회로도 본 발명의 원리를 적용할 수가 있다.

Claims (12)

  1. 다수의 메모리셀, 상기 다수의 메모리셀중에서 특정된 메모리셀을 선택하는 어드레스회로, 상기 메모리셀에 결합되고 상기 메모리셀로 부터 정보를 리드하고 라이트하는 수단을 포함하는 신호회로와 정보를 리드하고 라이트하는 동작을 제어하기 위해 상기 신호회로에 결합된 타이밍회로를 포함하며, 상기 어드레스회로는 CMOS 회로로 구성된 주요부분과 상기 어드레스회로내의 적어도 하나의 회로의 신호 출력선의 충방전중의 적어도 하나를 실행하는 적어도 제1의 바이폴라 출력 트랜지스터를 포함하고, 상기 신호회로는 데이타신호를 적어도 상기 특정된 메모리셀에 결합된 데이타선으로 공급하는 입력회로를 포함하고, 상기 입력회로는 제2의 CMOS 회로로 구성된 주요 부분과 상기 데이타선의 충방전중의 적어도 하나를 실행하는 적어도 제2의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
  2. 특허청구의 범위 제1항에 있어서, 상기 어드레스회로는 또 상기 신호출력선의 충방전의 다른 하나를 실행하는 제3의 바이폴라 출력 트랜지스터를 포함하고,상기 신호회로의 상기 입력회로는 또 상기 데이타선의 충방전중의 다른 하나를 실행하는 제4의 바이폴라 출력 트랜지스터를 포함는 반도체 집적회로.
  3. 특허청구의 범위 제1항에 있어서, 상기 신호회로는 정보출력신호를 얻는 데이타 출력버퍼, 다수의 CMOS 회로로 구성된 상기 데이타 출력버퍼의 입력단, N채널 및 P채널 출력 MISFET를 갖는 상기 데이타 출력버퍼의 출력단을 포함하고, 상기 데이타 출력버퍼는 또 상기 데이타 출력버퍼내의 상기 다수의 CMOS 회로의 출력신호에 응답하여 상기 N채널 및 P채널 출력 MISFET의 게이트용량의 충방전을 실행하는 다수의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
  4. 다수의 메모리셀, 상기 다수의 메모리셀중에서 특정된 메모리셀을 선택하는 어드레스회로, 상기 메모리셀에 결합되어 상기 메모리셀로 부터 정보를 각각 리드하고 라이트하는 수단을 포함하는 신호회로와, 정보를 리드하고 라이트하는 동작을 제어하기 위해 상기 신호회로에 결합된 타이밍회로를 포함하며, 상기 신호회로는 데이타신호를 적어도 상기 특정된 메모리셀에 결합된 데이타선으로 공급하는 입력회로를 포함하고, 상기 입력회로는 제1의 CMOS 회로로 구성된 주요부분과 상기 데이타선의 충방전중의 적어도 하나를 실행하는 적어도 제1의 바이폴라 출력 트랜지스터를 포함하여, 상기 타이밍회로는 제2의 CMOS회로로 구성된 주요부분과 상기 타이밍회로내의 적어도 하나의 회로의 신호출력선의 충방전중의 적어도 하나를 실행하는 적어도 제2의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
  5. 특허청구의 범위 제4항에 있어서, 상기 신호회로의 상기 입력회로는 또 상기 데이타선의 충방전중의 다른 하나를 실행하는 제3의 바이폴라 출력 트랜지스터를 포함하고, 상기 타이밍회로는 또 상기 신호 출력선의 충방전의 다른 하나를 실행하는 제4의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
  6. 특허청구의 범위 제4항에 있어서, 상기 신호회로는 정보출력신호를 얻는 데이타 출력버퍼, 다수의 CMOS 회로로 구성된 상기 데이타 출력버퍼의 입력단, N채널 및 P 채널 출력 MISFET를 갖는 상기 데이타 출력버퍼의 출력단을 포함하고, 상기 데이타 출력버퍼는 또 상기 데이타 출력버퍼내의 상기 다수의 CMOS 회로의 출력신호에 응답해서 상기 N채널 및 P채널 출력 MISFET의 게이트용량의 충방전을 실행하는 다수의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
  7. 다수의 메모리셀, 상기 다수의 메모리셀중에서 특정된 메모리셀을 선택하는 어드레스회로, 상기 메모리셀에 결합되어 상기 메모리셀로 부터 정보를 각각 리드하고 라이트하는 수단을 포함하는 신호회로와 정보를 리드하고 라이트하는 동작을 제어하기 위해 상기 신호회로에 결합된 타이밍회로를 포함하며, 상기 어드레스회로는 제1의 CMOS 회로로 구성된 주요 부분과 상기 어드레스회로내의 적어도 하나의 회로의 제1의 신호출력선의 충방전중의 적어도 하나를 실행하는 적어도 제1의 바이폴라 출력 트랜지스터를 포함하고, 상기 타이밍회로는 제2의 CMOS 회로로 구성된 주요 부분과 상기 타이밍회로내의 적어도 하나의 회로의 제2의 출력선의 충방전중의 적어도 하나를 실행하는 적어도 제2의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
  8. 특허청구의 범위 제7항에 있어서, 상기 어드레스회로는 또 상기 제1의 신호출력선의 충방전의 다른 하나를 실행하는 제3의 바이폴라 출력 트랜지스터를 포함하고, 상기 타이밍회로는 또 상기 제2의 신호출력선의 충방전중의 다른 하나를 실행하는 제4의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
  9. 특허청구의 범위 제7항에 있어서, 상기 신호회로는 정보출력신호를 얻는 데이타 출력버퍼, 다수의 CMOS 회로로 구성된 상기 데이타 출력버퍼의 입력단, N채널 및 P채널 출력 MISFET를 갖는 상기 데이타 출력버퍼의 출력단을 포함하고, 상기 데이타 출력버퍼는 또 상기 데이타 출력버퍼내의 상기 다수의 CMOS 회로의 출력신호에 응답해서 상기 N채널 및 P채널 출력 MISFET의 게이트용량의 충방전을 실행하는 다수의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
  10. 다수의 메모리셀, 상기 다수의 메모리셀중에서 특정된 메모리셀을 선택하는 어드레스회로, 상기 메모리셀에 결합되어 상기 메모리셀로 부터 정보를 각각 리드하고 라이트하는 수단을 포함하는 신호회로와 정보를 리드하고 라이트하는 동작을 제어하기 위해 상기 신호회로에 결합된 타이밍회로를 포함하며, 상기 어드레스회로는 제1의 CMOS 회로로 구성된 주요 부분과 상기 어드레스회로내의 적어도 하나의 회로의 제1의 신호출력선의 충방전중의 적어도 하나를 실행하는 적어도 제1의 바이폴라 출력 트랜지스터를 포함하고, 상기 신호회로는 데이타신호를 적어도 상기 특정된 메모리셀에 결합된 데이타선으로 공급하는 입력회로를 포함하고, 상기 입력회로는 제2의 CMOS 회로로 구성된 주요부분과 상기 데이타선의 충방전중의 적어도 하나를 실행하는 적어도 제2의 바이폴라 출력 트랜지스터를 포함하며, 상기 타이밍회로는 제3의 CMOS 회로로 구성된 주요부분과 상기 타이밍회로내의 적어도 하나의 회로의 제2의 출력선의 충방전중의 적어도 하나를 실행하는 적어도 제3의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
  11. 특허청구의 범위 제10항에 있어서, 상기 어드레스회로는 또 상기 신호출력선의 충방전의 다른 하나를 실행하는 제4의 바이폴라 출력 트랜지스터를 포함하고, 상기 신호회로의 상기 입력회로는 또 상기 데이타선의 충방전중의 다른 하나를 실행하는 제5의 바이폴라 출력 트랜지스터를 포함하며, 상기 타이밍회로는 또 상기 제2의 출력선의 충방전의 다른 하나를 실행하는 제6의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
  12. 특허청구의 범위 제11항에 있어서, 상기 신호회로는 정보 출력신호를 얻는 데이타 출력버퍼, 다수의 CMOS 회로로 구성된 상기 데이타 출력버퍼의 입력단, N채널 또는 P채널 출력 MISFET를 갖는 상기 데이타 출력버퍼의 출력단을 포함하고, 상기 데이타 출력버퍼는 또 상기 데이타 출력버퍼내의 상기 다수의 CMOS 회로의 출력신호에 응답해서 상기 N채널 및 P채널 출력 MISFET의 게이트용량의 충방전을 실행하는 다수의 바이폴라 출력 트랜지스터를 포함하는 반도체 집적회로.
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