JPS5925424A - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
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- JPS5925424A JPS5925424A JP57135143A JP13514382A JPS5925424A JP S5925424 A JPS5925424 A JP S5925424A JP 57135143 A JP57135143 A JP 57135143A JP 13514382 A JP13514382 A JP 13514382A JP S5925424 A JPS5925424 A JP S5925424A
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- mos
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- bipolar transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣ−ＭＯＳ トランジスタとバイポーラトラン
ジスタとを組合わせたゲート回路に関するものである。
ジスタとを組合わせたゲート回路に関するものである。
Ｃ−ＭＯＳトランジスタとバイポーラトランジスタを組
合わせて高速化と低消費電力化をはかった論理ゲート回
路は従来から知られており、たとえば第１図［ａｌに示
すようなものがある（ Ｉ３Ｅ、 Ｔｒａｎｓ。
合わせて高速化と低消費電力化をはかった論理ゲート回
路は従来から知られており、たとえば第１図［ａｌに示
すようなものがある（ Ｉ３Ｅ、 Ｔｒａｎｓ。
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏｗ、 ＥＤ
−］−６，Ｎｏ、 １１＋ ｐｐ、 ９４５−９５Ｌ
Ｎｏｖ。
−］−６，Ｎｏ、 １１＋ ｐｐ、 ９４５−９５Ｌ
Ｎｏｖ。
１９６９ ）。これは第１図ｔｂｌに示すＣ−ＭＯＳト
ランジスタ論理ゲート回路にバイポーラトランジスタ１
０．１９を組合わせたものであるが、このゲート回路で
はバイポーラトランジスタがオフになるとき、蓄積した
少数電荷を強制的に抜取る手段がないため該バイポーラ
トランジスタがオフに切換わる時間が長（なる。そのた
め第１、第２のバイポーラトランジスタ１０．１９がと
もにオンとなる状態が長（続き、消費電力が増加するだ
けでな（スイッチング時間も遅くなる。
ランジスタ論理ゲート回路にバイポーラトランジスタ１
０．１９を組合わせたものであるが、このゲート回路で
はバイポーラトランジスタがオフになるとき、蓄積した
少数電荷を強制的に抜取る手段がないため該バイポーラ
トランジスタがオフに切換わる時間が長（なる。そのた
め第１、第２のバイポーラトランジスタ１０．１９がと
もにオンとなる状態が長（続き、消費電力が増加するだ
けでな（スイッチング時間も遅くなる。
本発明は第１および第２のバイポーラトランジスタが同
時にオンするのを防ぎ、高速性能を有する低消費電力の
ゲート回路を得るために、上記のＣ−ＭＯＳ ）ランジ
スタとバイポーラトランジスタとを組合わせたゲート回
路に、バイポーラトランジスタがオフになるとき該トラ
ンジスタのベースから蓄積電荷を抜取る機構を設けたこ
とを特徴とする。
時にオンするのを防ぎ、高速性能を有する低消費電力の
ゲート回路を得るために、上記のＣ−ＭＯＳ ）ランジ
スタとバイポーラトランジスタとを組合わせたゲート回
路に、バイポーラトランジスタがオフになるとき該トラ
ンジスタのベースから蓄積電荷を抜取る機構を設けたこ
とを特徴とする。
つぎに本発明の実施例を図面とともに説明する。
第２図は本発明によるＮＯＲゲート回路の実施例を示す
回路図、第３図はＮＡＮＤゲート回路の実施例を示す回
路図、第４図はより複雑なＣ−ＭＯＳ ＋−ランジスタ
ゲート回路の実施例を示す回路図、第５図は貫通電流の
発生防止の説明図である。第２図の実施例は第１図ｆｂ
ｌのＣ−ＭＯＳ トランジスタからなるＮＯＲゲート回
路をバイポーラトランジスタと組合わせて複合ゲート化
した回路で、第１のバイポーラトランジスタ２０のコレ
クタ・ベース間には第１図（１））に示したＣ−ＭＯＳ
）ランジスタゲ−１・回路中のｐ−ＭＯＳ ）ランジ
スタ回路に相当するｐ−ＭＯＳ ）ランンスタ２１．２
２の直列回路をそのまま接続し、第１のバイポーラトラ
ンジスタ２ｏのベース・エミッタ間には同」−ｎ−ＭＯ
Ｓトランジスタ回路に相当するｎ−ＭＯＳ ｌ・ランジ
スタ２５．２６の並列回路を接続する。
回路図、第３図はＮＡＮＤゲート回路の実施例を示す回
路図、第４図はより複雑なＣ−ＭＯＳ ＋−ランジスタ
ゲート回路の実施例を示す回路図、第５図は貫通電流の
発生防止の説明図である。第２図の実施例は第１図ｆｂ
ｌのＣ−ＭＯＳ トランジスタからなるＮＯＲゲート回
路をバイポーラトランジスタと組合わせて複合ゲート化
した回路で、第１のバイポーラトランジスタ２０のコレ
クタ・ベース間には第１図（１））に示したＣ−ＭＯＳ
）ランジスタゲ−１・回路中のｐ−ＭＯＳ ）ランジ
スタ回路に相当するｐ−ＭＯＳ ）ランンスタ２１．２
２の直列回路をそのまま接続し、第１のバイポーラトラ
ンジスタ２ｏのベース・エミッタ間には同」−ｎ−ＭＯ
Ｓトランジスタ回路に相当するｎ−ＭＯＳ ｌ・ランジ
スタ２５．２６の並列回路を接続する。
また第２のバイポーラトランジスタ２つに対しては」二
記第１のバイポーラトランジスタ２ｏとは逆に接続する
。すなわちコレクタ・ベース間にはｎ−ＭＯＳトランジ
スタ２３．２４の並列回路を接続し、ベース・エミッタ
間にはｐ−ＭＯＳ ）ランシスタ２７．２８の直列回路
を接続し、第１のバイポーラトランジスタ２０のエミッ
タと第２のバイポーラトランジスタ２（のコレクタを接
続して出力りとする。その各ＭＯＳトランンスタ回路に
は上記Ｃ−ＭＯ８トランジスタ論理ゲート回路中の対応
するＭＯＳトランジスタ回路と同一の入力を印加する。
記第１のバイポーラトランジスタ２ｏとは逆に接続する
。すなわちコレクタ・ベース間にはｎ−ＭＯＳトランジ
スタ２３．２４の並列回路を接続し、ベース・エミッタ
間にはｐ−ＭＯＳ ）ランシスタ２７．２８の直列回路
を接続し、第１のバイポーラトランジスタ２０のエミッ
タと第２のバイポーラトランジスタ２（のコレクタを接
続して出力りとする。その各ＭＯＳトランンスタ回路に
は上記Ｃ−ＭＯ８トランジスタ論理ゲート回路中の対応
するＭＯＳトランジスタ回路と同一の入力を印加する。
すなわち」二記ｃＭＯ３トランジスタ論理ゲート回路で
入力Ａに接続されていたＭＯＳ ）ランジスタに相当す
るＭＯＳ ＋−ランシスタのゲートは、そのＭＯＳ Ｉ
−ランジスタと第１のバイポーラトランジスタ２ｏおよ
び第２のバイポーラトランジスタ２９の駆動回路のどの
部分に配置されても入力Ａに接続する。同様に上記Ｃ−
ＭＯＳトランジスタ論理ゲート回路で入力Ｂに接続され
ていたＭＯＳトランジスタに相当するＭＯＳ ＋−ラン
ジスタのゲートは、そのＭＯＳ ｌ−ランジスタと第１
のバイポーラトランジスタ２０および第２のバイポーラ
トランジスタ２９の駆動回路のどの部分に配置されても
入力Ｂに接続する。ただし直列接続されたｐ−ＭＯＳト
ランジスタ２１．２２および２７．２８への入力または
並列接続されたｎ−ＭＯＳ トランジスタ２５．２６お
よび２３．２４への人力は、入力Ａと入力Ｂが入れ替っ
ても同一の動作が得られる。なお第１のバイポーラトラ
ンジスタ２０のコレクタと第２のバイポーラトランジス
タ２９のエミッタ間には電源を接続する。
入力Ａに接続されていたＭＯＳ ）ランジスタに相当す
るＭＯＳ ＋−ランシスタのゲートは、そのＭＯＳ Ｉ
−ランジスタと第１のバイポーラトランジスタ２ｏおよ
び第２のバイポーラトランジスタ２９の駆動回路のどの
部分に配置されても入力Ａに接続する。同様に上記Ｃ−
ＭＯＳトランジスタ論理ゲート回路で入力Ｂに接続され
ていたＭＯＳトランジスタに相当するＭＯＳ ＋−ラン
ジスタのゲートは、そのＭＯＳ ｌ−ランジスタと第１
のバイポーラトランジスタ２０および第２のバイポーラ
トランジスタ２９の駆動回路のどの部分に配置されても
入力Ｂに接続する。ただし直列接続されたｐ−ＭＯＳト
ランジスタ２１．２２および２７．２８への入力または
並列接続されたｎ−ＭＯＳ トランジスタ２５．２６お
よび２３．２４への人力は、入力Ａと入力Ｂが入れ替っ
ても同一の動作が得られる。なお第１のバイポーラトラ
ンジスタ２０のコレクタと第２のバイポーラトランジス
タ２９のエミッタ間には電源を接続する。
上記のように構成されたゲート回路において人力Ａと入
力Ｂがともに低レベルであるとき、ｐ−ＭＯＳトランジ
スタ２１．２２．２７．２８はいずれもオンである。し
たがって第１のバイポーラトランジスタ２゜はオン、第
２のバイポーラトランジスタ２９はオフであり出力は高
レベルになる。この回路の負荷はＭＯＳ ）ランジスタ
のゲートおよびゲートまでの配線の容量であるから、直
流電流としてはごく僅がのリーク電流以外は流れない。
力Ｂがともに低レベルであるとき、ｐ−ＭＯＳトランジ
スタ２１．２２．２７．２８はいずれもオンである。し
たがって第１のバイポーラトランジスタ２゜はオン、第
２のバイポーラトランジスタ２９はオフであり出力は高
レベルになる。この回路の負荷はＭＯＳ ）ランジスタ
のゲートおよびゲートまでの配線の容量であるから、直
流電流としてはごく僅がのリーク電流以外は流れない。
したがって第１のバイポーラトランジスタ２ｏはオン状
態であるといってもほとんどオフに近いオン状態であり
、直流動作的にはオフと考えて差支えない。ついテ入カ
ＡまたはＢのいずれが、たとえば入力Ａが高レベルに切
換ると、ｐ−ＭＯＳ Ｉ−ランジスタ２１、および２７
がオフとなりｎ−ＭＯＳ トランジスタ２３．２５がオ
ンとなる。その結果第１のバイポーラトランジスタ２゜
のベース電流の供給が止るとともに、ｎ−ＭＯＳ トラ
ンジスタ２５によって上記第１のバイポーラトランジス
タ２０のベースに蓄積された電荷が抜取られ該第１のバ
イポーラトランジスタ２ｏは急速にオフになる。一方ｎ
−ＭＯ８トランジスタ２３がオンになるので、出力が完
全に低レベルになるまでは第２のバイポーラトランジス
タ２９にベース電流が供給されると同時にｐ−ＭＯＳ
トランジスタ２７がオフとなり、第２のバイポーラトラ
ンジスタ２９のベース電荷抜取り経路が閉じられ、該第
２のバイポーラトランジスタ２９はオンとなる。入力Ａ
の代りに入力Ｂが高レベルになっても同様の動作が行わ
れるため出力りは低レベルである。また入力Ａが高レベ
ル、入力Ｂが低レベルであって、入力Ａが高レベルがら
低レベルに切換る場合には、入力Ａが低レベル（どなる
とｐ−ＭＯＳ ）ランジスタ２１．２７がオンとなり、
ｎ−ＭＯＳ ｌ・ランジスタ２３．２５がオフとなる。
態であるといってもほとんどオフに近いオン状態であり
、直流動作的にはオフと考えて差支えない。ついテ入カ
ＡまたはＢのいずれが、たとえば入力Ａが高レベルに切
換ると、ｐ−ＭＯＳ Ｉ−ランジスタ２１、および２７
がオフとなりｎ−ＭＯＳ トランジスタ２３．２５がオ
ンとなる。その結果第１のバイポーラトランジスタ２゜
のベース電流の供給が止るとともに、ｎ−ＭＯＳ トラ
ンジスタ２５によって上記第１のバイポーラトランジス
タ２０のベースに蓄積された電荷が抜取られ該第１のバ
イポーラトランジスタ２ｏは急速にオフになる。一方ｎ
−ＭＯ８トランジスタ２３がオンになるので、出力が完
全に低レベルになるまでは第２のバイポーラトランジス
タ２９にベース電流が供給されると同時にｐ−ＭＯＳ
トランジスタ２７がオフとなり、第２のバイポーラトラ
ンジスタ２９のベース電荷抜取り経路が閉じられ、該第
２のバイポーラトランジスタ２９はオンとなる。入力Ａ
の代りに入力Ｂが高レベルになっても同様の動作が行わ
れるため出力りは低レベルである。また入力Ａが高レベ
ル、入力Ｂが低レベルであって、入力Ａが高レベルがら
低レベルに切換る場合には、入力Ａが低レベル（どなる
とｐ−ＭＯＳ ）ランジスタ２１．２７がオンとなり、
ｎ−ＭＯＳ ｌ・ランジスタ２３．２５がオフとなる。
したがって第１のバイポーラトランジスタ２ｏにベース
電流が供給されるとともにベース電荷の抜取り経路は閉
じられ、該第１のバイポーラトランジスタ２゜はオンに
なる。一方策２のバイポーラトランジスタ２９に対して
はベース電流の供給が断たれるとともにベース電荷の抜
取りが行われるので、第２のバイポーラトランジスタ２
９は急速にオフとなる。
電流が供給されるとともにベース電荷の抜取り経路は閉
じられ、該第１のバイポーラトランジスタ２゜はオンに
なる。一方策２のバイポーラトランジスタ２９に対して
はベース電流の供給が断たれるとともにベース電荷の抜
取りが行われるので、第２のバイポーラトランジスタ２
９は急速にオフとなる。
このようにｐ−ＭＯＳ ）ランジスタ２７．２８は入力
が低１／ヘルでオンするためにディプレッンヨン形ＦＥ
Ｔであることが望ましい。
が低１／ヘルでオンするためにディプレッンヨン形ＦＥ
Ｔであることが望ましい。
上記のようにバイポーラトランジスタのベース電荷抜取
り機構を加えることによってゲート回路のスイッチング
時間は短縮され高速化される。また第１のバイポーラト
ランジスタ２ｏを急速にオフにするためｎ−ＭＯＳ ）
ランジスタ２５または２６て上記第１のバイポーラトラ
ンジスタ２０のベース電荷を抜取るときは、同時に第２
のバイポーラトランジスタ２９をオンにしなければなら
ないので、ｎ−ＭＯＳトランジスタ２５．２６のソース
をゲート回路の出力に接続せず、第２図に破線で示すよ
うに第２のバイポーラトランジスタ２９のベースに接続
してもよい。このようにすると上記第２のバイポーラト
ランジスタ２９をオフからオンに切換える際のベース電
流が増加するためより高速化することができる第３図の
実施例は同図＋ａｌに示すＣ−ＭＯＳ トランジスタか
らなるＮＡＮＤゲート回路をバイポーラトランジスタと
組合わせて同図［ｂｌに示す複合ゲート化した回路で、
」二記第２図に示すＮＯＲゲート回路と同様に、」−記
Ｃ−ＭＯ８）ランジスタ論理ケ−１・回路中のｐ−ＭＯ
Ｓ ｌ−ランジスタ回路に相当するｐ−ＭＯＳトランジ
スタ回路とｎ−ＭＯＳ）ランジスク回路に相当するｎ−
ＭＯ８ｌ・ランジスタ回路を第１および第２のバイポー
ラトランジスタに接続し、各ＭＯ８＋−ランジスタのゲ
ートを相互に接続すればよい。すなわち第１のバイポー
ラトランジスタ３０のコレクタ・ベース間にｐ−ＭＯＳ
）ランジスタ３１．３２の並列回路を接続し、上記第
１のバイポーラトランジスタ３０のベース・エミッタ間
にはｎ−ＭＯＳ ）ランジスタ３５．３６の直列回路を
接続する。また第２のバイポーラトランジスタ３９のコ
レクタΦベース間にｎ−ＭＯＳトランジスタ３３．３４
の直列回路を接続し、ベース・エミッタ間にはｐ−ＭＯ
Ｓ ）ランジスタ３７．３８の並列回路を接続し、各Ｍ
Ｏ８）ランジスタのゲートは第３図ｆａｌに示す回路で
入力Ａに接続されていたものは入力Ａに、また人力Ｂに
接続されていたものは入力Ｂに接続する。なお出力りお
よび電源の接続は」二記ＮＯＲゲート回路と同様である
。この場合もｎ−ＭＯＳ トランジスタ３６のソースを
実線のように出力りに接続せず、破線で示すように第２
のバイポーラトランジスタ３９のベースに接続ずればさ
らに高速化することができる。またｐ−ＭＯＳ トラン
ジスタ３７．３８はディプレッション形ＦＥＴであるの
が望ましいことは」−記ＮＯＲゲート回路の場合と同し
である。
り機構を加えることによってゲート回路のスイッチング
時間は短縮され高速化される。また第１のバイポーラト
ランジスタ２ｏを急速にオフにするためｎ−ＭＯＳ ）
ランジスタ２５または２６て上記第１のバイポーラトラ
ンジスタ２０のベース電荷を抜取るときは、同時に第２
のバイポーラトランジスタ２９をオンにしなければなら
ないので、ｎ−ＭＯＳトランジスタ２５．２６のソース
をゲート回路の出力に接続せず、第２図に破線で示すよ
うに第２のバイポーラトランジスタ２９のベースに接続
してもよい。このようにすると上記第２のバイポーラト
ランジスタ２９をオフからオンに切換える際のベース電
流が増加するためより高速化することができる第３図の
実施例は同図＋ａｌに示すＣ−ＭＯＳ トランジスタか
らなるＮＡＮＤゲート回路をバイポーラトランジスタと
組合わせて同図［ｂｌに示す複合ゲート化した回路で、
」二記第２図に示すＮＯＲゲート回路と同様に、」−記
Ｃ−ＭＯ８）ランジスタ論理ケ−１・回路中のｐ−ＭＯ
Ｓ ｌ−ランジスタ回路に相当するｐ−ＭＯＳトランジ
スタ回路とｎ−ＭＯＳ）ランジスク回路に相当するｎ−
ＭＯ８ｌ・ランジスタ回路を第１および第２のバイポー
ラトランジスタに接続し、各ＭＯ８＋−ランジスタのゲ
ートを相互に接続すればよい。すなわち第１のバイポー
ラトランジスタ３０のコレクタ・ベース間にｐ−ＭＯＳ
）ランジスタ３１．３２の並列回路を接続し、上記第
１のバイポーラトランジスタ３０のベース・エミッタ間
にはｎ−ＭＯＳ ）ランジスタ３５．３６の直列回路を
接続する。また第２のバイポーラトランジスタ３９のコ
レクタΦベース間にｎ−ＭＯＳトランジスタ３３．３４
の直列回路を接続し、ベース・エミッタ間にはｐ−ＭＯ
Ｓ ）ランジスタ３７．３８の並列回路を接続し、各Ｍ
Ｏ８）ランジスタのゲートは第３図ｆａｌに示す回路で
入力Ａに接続されていたものは入力Ａに、また人力Ｂに
接続されていたものは入力Ｂに接続する。なお出力りお
よび電源の接続は」二記ＮＯＲゲート回路と同様である
。この場合もｎ−ＭＯＳ トランジスタ３６のソースを
実線のように出力りに接続せず、破線で示すように第２
のバイポーラトランジスタ３９のベースに接続ずればさ
らに高速化することができる。またｐ−ＭＯＳ トラン
ジスタ３７．３８はディプレッション形ＦＥＴであるの
が望ましいことは」−記ＮＯＲゲート回路の場合と同し
である。
第４図は同図（ａ）に示すより複雑、なＣ−Ｍｏ８ ）
ランジスタゲート回路をバイポーラトランジスタと組合
わせて同図ｔｂ＋に示す複合ゲート回路にした実施例を
示す図である。（、Ｍｏ８ ）ランジスタ回路中のｐ−
Ｍｏ８ ）ランジスタ回路に相当するｐ−Ｍｏ３ ｌ−
ランジスタ回路とｎ−Ｍｏ３ トランジスタ回路に相当
するｎ−Ｍｏ８ ）ランジスタ回路を第１および第２の
ノ≦イポーラトランジスタに接続し、各ＭＯ８）ランジ
スタのゲートを相互接続する。すなわち第１のバイポー
ラトランジスタ４０のコレクタ・ベース間にｐ−Ｍｏ８
）ランジスタ４１．４２．４３の直並列回路を接続し
、」−記１のバイポーラトランジスタ４０のベース争エ
ミ・ツタ間にはｎ−Ｍｏ８ ）ランジスタ４４′、４５
．４６′メ直並列回路を接続する。また第２のバイポー
ラトランジスタ４つのコレクタ・ベース間にｎ−ＭＯＳ
トランジスタ４１′、４２′、４３′の直並列回路を接
続し、ベース・エミッタ間にはｐ−Ｍｏ８ ）ランジス
タ４４．４５．４６の直並列回路を接続する。各ＭＯ３
）ランジスタのゲートは第４図ｉａ）に示す回路で、入
力Ａに接続されていたものは入力Ａに、入力Ｂに接続さ
れていたものは入力Ｂに、また人力Ｃに接続されていた
ものは入力Ｃに接続する。なお出力りおよび電源の接続
は上記ＮＯＲゲート回路と同様である。
ランジスタゲート回路をバイポーラトランジスタと組合
わせて同図ｔｂ＋に示す複合ゲート回路にした実施例を
示す図である。（、Ｍｏ８ ）ランジスタ回路中のｐ−
Ｍｏ８ ）ランジスタ回路に相当するｐ−Ｍｏ３ ｌ−
ランジスタ回路とｎ−Ｍｏ３ トランジスタ回路に相当
するｎ−Ｍｏ８ ）ランジスタ回路を第１および第２の
ノ≦イポーラトランジスタに接続し、各ＭＯ８）ランジ
スタのゲートを相互接続する。すなわち第１のバイポー
ラトランジスタ４０のコレクタ・ベース間にｐ−Ｍｏ８
）ランジスタ４１．４２．４３の直並列回路を接続し
、」−記１のバイポーラトランジスタ４０のベース争エ
ミ・ツタ間にはｎ−Ｍｏ８ ）ランジスタ４４′、４５
．４６′メ直並列回路を接続する。また第２のバイポー
ラトランジスタ４つのコレクタ・ベース間にｎ−ＭＯＳ
トランジスタ４１′、４２′、４３′の直並列回路を接
続し、ベース・エミッタ間にはｐ−Ｍｏ８ ）ランジス
タ４４．４５．４６の直並列回路を接続する。各ＭＯ３
）ランジスタのゲートは第４図ｉａ）に示す回路で、入
力Ａに接続されていたものは入力Ａに、入力Ｂに接続さ
れていたものは入力Ｂに、また人力Ｃに接続されていた
ものは入力Ｃに接続する。なお出力りおよび電源の接続
は上記ＮＯＲゲート回路と同様である。
この場合もｎ−Ｍｏ８ トランジスタ４６′のソースを
出力りに接続せず、破線で示すように第２のバイポーラ
トランジスタ４９のベースに接続すればさらに高速化で
きることは上記の各実施例と同様である。
出力りに接続せず、破線で示すように第２のバイポーラ
トランジスタ４９のベースに接続すればさらに高速化で
きることは上記の各実施例と同様である。
すなわち上記の各実施例に示すように、どのように複雑
なＣ−Ｍｏ８ トランジスタ論理ゲート回路であっても
、本発明によりバイポーラトランジスタと組合わせて複
合論理ゲート回路とすることができる。しかし入力が切
換るとき一般に第１および第２のバイポーラトランジス
タが過渡的に同時にオンとなり負荷に対する充放電電流
以外に第１および第２のバイポーラトランジスタを貫通
して電流が流れる。この電流は通常のＣ−Ｍｏ８ ）ラ
ンジスタ論理ゲート回路でも流れるが、Ｃ−Ｍｏ３ ！
−ランジスタの駆動能力が小さいため電流も小さく問題
にならない。しかしＣ−Ｍｏ８ トランジスタをバイポ
ーラトランジスタと複合化することによＩ′ｌ駆動能力
が飛躍的に増大するがら、この貫通電流は低消費電力に
対して無視できないため貫通電流を小さくする必要があ
る。第５図（ａｌは貫通電流が流れる条件を示すために
、複合論理ゲート回路の直流動作を決める主要部分を簡
略化して示した図である。
なＣ−Ｍｏ８ トランジスタ論理ゲート回路であっても
、本発明によりバイポーラトランジスタと組合わせて複
合論理ゲート回路とすることができる。しかし入力が切
換るとき一般に第１および第２のバイポーラトランジス
タが過渡的に同時にオンとなり負荷に対する充放電電流
以外に第１および第２のバイポーラトランジスタを貫通
して電流が流れる。この電流は通常のＣ−Ｍｏ８ ）ラ
ンジスタ論理ゲート回路でも流れるが、Ｃ−Ｍｏ３ ！
−ランジスタの駆動能力が小さいため電流も小さく問題
にならない。しかしＣ−Ｍｏ８ トランジスタをバイポ
ーラトランジスタと複合化することによＩ′ｌ駆動能力
が飛躍的に増大するがら、この貫通電流は低消費電力に
対して無視できないため貫通電流を小さくする必要があ
る。第５図（ａｌは貫通電流が流れる条件を示すために
、複合論理ゲート回路の直流動作を決める主要部分を簡
略化して示した図である。
第５図（ｂｌは電源電圧Ｖと第Ｉのバイポーラトランジ
スタ５０のコレクタΦベース間に接続するｐ−ＭＯＳト
ランジスタ５１のしきい電圧Ｖ−，・ｌ（０、第２のバ
イポーラトランジスタ５９のコレクタ・ベース間に接続
するｎ−Ｍｏ８ トランジスタ５２のしきい電圧ＶＴｌ
Ｉｎおよびバイポーラトランジスタ５ｏ、５９のベース
・エミッタ順方向電圧ＶＩ３１うと複合論理ゲート回路
の動作との関係を示す図である。上記第５図（ａｌおよ
び（１））において入力電圧が領域Ａにあるときはｐ−
Ｍｏ５トランジスタ５１かオンであり、したがって第１
のバイポーラトランジスタ５ｏがオンである。入力電圧
が領域Ｂにあるときはｐ−Ｍｏ８ ）ランシスタ５Ｊと
ｎ−Ｍｏ８ ）ランジスタ５２とがともにオンであり、
したがって第１および第２のバイポーラトランジスタ５
０および５９がともにオンとなり大きな貫通型温が流れ
る。入力電圧が領域Ｃにあるときはｎ−ＭＯＳトランジ
スタ５２、および第２のバイポーラトランジスタ５９が
オンになる。したがって貫通電流を少なくするには領域
Ｂを小さくすればよくＶ ：Ｉ ＶＴＨＩ）Ｉ ＋ Ｖ
ＴＨｎ＋ ＶＢＥとすればよい。また貫通電流をなくす
るにはＶ≦１ＶＴｕｐｌ＋ＶＴｎｎ ＋ＶＩ３Ｅとすれ
ばよい。（勿論、たとえば第２図のようにｐ −Ｍｏ８
が直列の場合は、上式のＶＴＩ（を合計の■・ｌ・ｌ）
で置換える必要がある）実際に°は出力の立上り立下り
時の遅延時間をほぼ等しくするとともに、雑音余裕度を
確保ｔ ルタ？ｈ ニｊＶＴＴ＋ｐｌ’＝”Ｔｌｂ、＋
ＶｆｌＥ （７） ヨうに選ぶ。その他のＭｏ８ ｌ−
ランジスタのしきい電圧は消費電力や速度等を考えて設
計すればよい。
スタ５０のコレクタΦベース間に接続するｐ−ＭＯＳト
ランジスタ５１のしきい電圧Ｖ−，・ｌ（０、第２のバ
イポーラトランジスタ５９のコレクタ・ベース間に接続
するｎ−Ｍｏ８ トランジスタ５２のしきい電圧ＶＴｌ
Ｉｎおよびバイポーラトランジスタ５ｏ、５９のベース
・エミッタ順方向電圧ＶＩ３１うと複合論理ゲート回路
の動作との関係を示す図である。上記第５図（ａｌおよ
び（１））において入力電圧が領域Ａにあるときはｐ−
Ｍｏ５トランジスタ５１かオンであり、したがって第１
のバイポーラトランジスタ５ｏがオンである。入力電圧
が領域Ｂにあるときはｐ−Ｍｏ８ ）ランシスタ５Ｊと
ｎ−Ｍｏ８ ）ランジスタ５２とがともにオンであり、
したがって第１および第２のバイポーラトランジスタ５
０および５９がともにオンとなり大きな貫通型温が流れ
る。入力電圧が領域Ｃにあるときはｎ−ＭＯＳトランジ
スタ５２、および第２のバイポーラトランジスタ５９が
オンになる。したがって貫通電流を少なくするには領域
Ｂを小さくすればよくＶ ：Ｉ ＶＴＨＩ）Ｉ ＋ Ｖ
ＴＨｎ＋ ＶＢＥとすればよい。また貫通電流をなくす
るにはＶ≦１ＶＴｕｐｌ＋ＶＴｎｎ ＋ＶＩ３Ｅとすれ
ばよい。（勿論、たとえば第２図のようにｐ −Ｍｏ８
が直列の場合は、上式のＶＴＩ（を合計の■・ｌ・ｌ）
で置換える必要がある）実際に°は出力の立上り立下り
時の遅延時間をほぼ等しくするとともに、雑音余裕度を
確保ｔ ルタ？ｈ ニｊＶＴＴ＋ｐｌ’＝”Ｔｌｂ、＋
ＶｆｌＥ （７） ヨうに選ぶ。その他のＭｏ８ ｌ−
ランジスタのしきい電圧は消費電力や速度等を考えて設
計すればよい。
上記の複合ゲート回路はＭｏ８ ）ランジスタのｐチャ
ネルとｎチャネル、バイポーラトランジスタのｎｐｎと
ｐｎｐとトランジスタの極性をすべて逆にすれば同°様
な回路を組むことができるのはもちろんである。また各
ＭＯ８トランジスタおよびバイポーラトランジスタのゲ
ート幅やゲー′ト長、エミッタ寸法等は速度、歩留り、
コストを為慮して決定する。
ネルとｎチャネル、バイポーラトランジスタのｎｐｎと
ｐｎｐとトランジスタの極性をすべて逆にすれば同°様
な回路を組むことができるのはもちろんである。また各
ＭＯ８トランジスタおよびバイポーラトランジスタのゲ
ート幅やゲー′ト長、エミッタ寸法等は速度、歩留り、
コストを為慮して決定する。
本発明は上記のように（、ＭＯＳ トランジスタとバイ
ポーラトランジスタとを組合わせた複合論理ゲ−１−回
路に、バイポーラトランジスタがオフになるとき該トラ
ンジスタのベースから蓄積電荷を抜取る機構を設けたた
め、ゲート回路のスイッチング時間が短縮され、使用デ
バイスにより異るが図から１／１０に高速化することが
でき、かつ低消費電力の複合論理ゲート回路を得ること
ができる。また第１および第２のバイポーラトランジス
タのコレクタ・ベース間に接続するｍｏｓ ）ランジス
タのしきい電圧の絶対値とバイポーラトランジスタのベ
ース・エミッタ順方向電圧との和を電源電圧にほぼ等し
いかそれ以」ユにすることによって、第１および第２の
バイポーラトランジスタが過渡的に同時にオンして貫通
電流が流れるのを防ぐことができる。
ポーラトランジスタとを組合わせた複合論理ゲ−１−回
路に、バイポーラトランジスタがオフになるとき該トラ
ンジスタのベースから蓄積電荷を抜取る機構を設けたた
め、ゲート回路のスイッチング時間が短縮され、使用デ
バイスにより異るが図から１／１０に高速化することが
でき、かつ低消費電力の複合論理ゲート回路を得ること
ができる。また第１および第２のバイポーラトランジス
タのコレクタ・ベース間に接続するｍｏｓ ）ランジス
タのしきい電圧の絶対値とバイポーラトランジスタのベ
ース・エミッタ順方向電圧との和を電源電圧にほぼ等し
いかそれ以」ユにすることによって、第１および第２の
バイポーラトランジスタが過渡的に同時にオンして貫通
電流が流れるのを防ぐことができる。
第１図はＣ−ＭＯＳ ＋−ランジスタのＮＯＲゲート回
＆。 と従来の複合ゲート回路を示す図、第２図は本発のＮＯ
Ｒゲート回路の実施例を示す回路図、第３図はＮＡＮＤ
ゲート回路の実施例を示す回路図、第４図はより複雑な
Ｃ−ＭＯＳ トランジスタゲート回路の実施例を示す回
路図、第５図は貫通電流の発生防止の説明図である。 符号の説明 ＩＪ、１２．２１．２２．２７．２８．３１．３２．３
７．３８．４１．４２．４３（４４，４５，４６，５１
・・・ｐ−ＭＯＳ ＋−ランジスタ１３Ｊ４．２３．２
４．２５．２６．３３．３４．３５．３６．４１′、４
２′、４３′、４４′、４５′、４６′、５２ ・−・
ｎ−ＭＯＳ ）ランジスタ１０．２０．３０．４０．５
０・・・第１のバイポーラトランジスタ１９．２９．３
９．４９．５９・・・第２のバイポーラトランジスタＡ
、 Ｂ、 Ｃ・・・入力 Ｄ・・・出力 代理人弁理士 中村純之助 （ＣＩ） 第２図 十■ 第３図 （ｂ） 十■ １’４図
＆。 と従来の複合ゲート回路を示す図、第２図は本発のＮＯ
Ｒゲート回路の実施例を示す回路図、第３図はＮＡＮＤ
ゲート回路の実施例を示す回路図、第４図はより複雑な
Ｃ−ＭＯＳ トランジスタゲート回路の実施例を示す回
路図、第５図は貫通電流の発生防止の説明図である。 符号の説明 ＩＪ、１２．２１．２２．２７．２８．３１．３２．３
７．３８．４１．４２．４３（４４，４５，４６，５１
・・・ｐ−ＭＯＳ ＋−ランジスタ１３Ｊ４．２３．２
４．２５．２６．３３．３４．３５．３６．４１′、４
２′、４３′、４４′、４５′、４６′、５２ ・−・
ｎ−ＭＯＳ ）ランジスタ１０．２０．３０．４０．５
０・・・第１のバイポーラトランジスタ１９．２９．３
９．４９．５９・・・第２のバイポーラトランジスタＡ
、 Ｂ、 Ｃ・・・入力 Ｄ・・・出力 代理人弁理士 中村純之助 （ＣＩ） 第２図 十■ 第３図 （ｂ） 十■ １’４図
Claims (1)
- （１） Ｃ−ＭＯＳ ）ランジスタ論理ゲート回路と
同一の論理機能を行うバイポーラトランジスタとＣ−Ｍ
ＯＳトランジスタとの複合論理ゲート回路において、第
１と第２のｎｐｎ （またはｐｎｐ ）バイポーラトラ
ンジスタを有し、第１のバイポーラトランジスタのエミ
ッタを第２のバイポーラトランジスタのコレクタに接続
して上記ゲート回路の出力とし、第１のバイポーラトラ
ンジスタのコレクタと第２の７＜イポーラトランジスタ
のエミッタ間に電源を接続し、上記第１のバイポーラト
ランジスタのコし・フタ・ベース間と」−記第２のバイ
ポーラトランジスタのベース−エミッタ間に」−記Ｃ−
ＭＯ８）ランシスタ論理ゲート回路中のｐチャネル（ま
たはｎチャネル） ＭＯＳ トランジスタ回路と同一回
路形式のＭＯＳ ）ランジスタ回路を配置し、上記第）
のバイポーラトランジスタのベースとエミッタまたは第
２のバイポーラトランジスタのベースとの間と、上記第
２のバイポーラトランジスタのコレクタとベースとの間
には上記Ｃ−ＭＯ３Ｉ−ランジスタ論理ゲート回路中の
ｎチャネル（またはｐチャネル） ＭＯＳトランジスタ
回路と同一回路形式のＭＯＳ ）ランジスタ回路を配置
し、上記２種の同一回路形式のＭＯＳ Ｉ−ランジスタ
回路には上記Ｃ−ＭＯ８）ランジスタ論理ゲート回路中
の対応するＭＯＳ ）ランジスタ回路と同一の入力を印
加することを特徴とするゲート回路。 （２＋ 第１のバイポーラトランジスタのコレクタ・
ベース間に接続されたＭＯＳトランジスタのしきい電圧
（該ｖｉＯ８！−ランジスタが直列接続されていればそ
れらのしきい値の合計）の絶対値と、第２のバイポーラ
トランジスタのコレクタ・ベース間に接続されたＭＯＳ
）ランジスタのしきい電圧（該トランジスタが直列接
続されていればそれらのしきい値の合計）の絶対値と、
バイポーラトランジスタのベース・エミッタ順方向電圧
との和が電源電圧にほぼ等しいかそれ以上であることを
特徴とする特許請求の範囲第１項記載のゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135143A JPS5925424A (ja) | 1982-08-04 | 1982-08-04 | ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135143A JPS5925424A (ja) | 1982-08-04 | 1982-08-04 | ゲ−ト回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12678890A Division JPH0316167A (ja) | 1990-05-18 | 1990-05-18 | ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5925424A true JPS5925424A (ja) | 1984-02-09 |
Family
ID=15144807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135143A Pending JPS5925424A (ja) | 1982-08-04 | 1982-08-04 | ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925424A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612458A (en) * | 1985-08-28 | 1986-09-16 | Advanced Micro Devices, Inc. | Merged PMOS/bipolar logic circuits |
| JPS6221323A (ja) * | 1985-07-22 | 1987-01-29 | Hitachi Ltd | 半導体記憶装置 |
| US4678943A (en) * | 1984-02-24 | 1987-07-07 | Hitachi, Ltd. | Inverting logic buffer BICMOS switching circuit using an enabling switch for three-state operation with reduced dissipation |
| US4694203A (en) * | 1984-03-26 | 1987-09-15 | Hitachi, Ltd. | High speed bi-comos switching circuit |
| US4794280A (en) * | 1988-02-16 | 1988-12-27 | Texas Instruments Incorporated | Darlington bicmos driver circuit |
| US4858189A (en) * | 1984-02-13 | 1989-08-15 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US4948994A (en) * | 1987-10-09 | 1990-08-14 | Hitachi, Ltd. | Semiconductor circuit for driving the base of a bipolar transistor |
| US5017808A (en) * | 1989-02-02 | 1991-05-21 | Kabushiki Kaisha Toshiba | BI-MOS logic circuit having a switch circuit for discharging electrical charge accumulated in a parasitic capacitor |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JP2022043197A (ja) * | 2002-12-25 | 2022-03-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1982
- 1982-08-04 JP JP57135143A patent/JPS5925424A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| IEEE TRANSACTIONS ON ELECTRON DEVICES=1969 * |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
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| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US4612458A (en) * | 1985-08-28 | 1986-09-16 | Advanced Micro Devices, Inc. | Merged PMOS/bipolar logic circuits |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
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| JP2022043197A (ja) * | 2002-12-25 | 2022-03-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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